[發明專利]降低表面缺陷影響的刻蝕方法

有效

• 申請號: 202110044463.8
• 申請日: 2021-01-13
• 公開（公告）號: CN112864003B
• 公開（公告）日: 2022-02-22
• 發明（設計）人: 雷鑫;宋豪杰;高倩;袁娜
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L21/027
• 分類號: H01L21/027;H01L21/033;H01L27/11524;H01L27/11556;H01L27/1157;H01L27/11582
• 代理公司: 北京派特恩知識產權代理有限公司 11270
• 代理人: 張李靜;張穎玲

本公開實施例公開了一種降低表面缺陷影響的刻蝕方法。所述方法包括：提供表面包括凸起和/或凹陷的基底結構作為表面缺陷基底；在所述基底結構上形成第一掩膜層；其中，所述第一掩膜層包括覆蓋所述凸起和/或凹陷的第一表面；所述第一掩膜層還包括平坦的第二表面，所述第二表面與所述第一表面相對設置；在所述平坦的第二表面上形成第二掩膜層；刻蝕所述第二掩膜層和所述第一掩膜層，以形成垂直穿過所述基底結構的凹槽。

技術領域

本公開實施例涉及集成電路領域，尤其涉及一種降低表面缺陷影響的刻蝕方法。

背景技術

在半導體器件的制作過程中，通過圖案化的掩膜來限定半導體器件的特征尺寸。隨著半導體技術的不斷發展，半導體器件的特征尺寸越來越小。僅以光刻膠作為刻蝕工藝的掩膜，已不能滿足日益發展的技術需求。

相關技術中，常需要在待刻蝕器件的表面形成硬掩膜層(Hard Mask，簡稱HM)，該硬掩膜層包括硬度較高的材料。在后續以硬掩膜層作為刻蝕掩膜刻蝕器件時，可以減小該刻蝕工藝對硬掩膜層造成的損傷，進而提高掩膜圖案的精確度和穩定性。然而，隨著半導體器件的特征尺寸進一步減小，如何進一步保證光刻工藝的質量以及器件良率，成為亟待解決的問題。

發明內容

有鑒于此，本公開實施例提供一種降低表面缺陷影響的刻蝕方法。

根據本公開實施例，提供一種降低表面缺陷影響的刻蝕方法，所述方法包括：

提供表面包括凸起和/或凹陷的基底結構作為表面缺陷基底；

在所述基底結構上形成第一掩膜層；其中，所述第一掩膜層包括覆蓋所述凸起和/或凹陷的第一表面；所述第一掩膜層還包括平坦的第二表面，所述第二表面與所述第一表面相對設置；

在所述平坦的第二表面上形成第二掩膜層；

刻蝕所述第二掩膜層和所述第一掩膜層，以形成垂直穿過所述基底結構的凹槽。

在一些實施例中，所述第二掩膜層的硬度大于所述第一掩膜層的硬度。

在一些實施例中，所述第一掩膜層的厚度介于50nm至400nm之間。

在一些實施例中，所述第一掩膜層的材料包括：旋涂碳。

在一些實施例中，所述在所述基底結構上形成第一掩膜層包括：

在所述基底結構上旋涂第一掩膜材料；

對旋涂在所述基底結構上的所述第一掩膜材料進行熱處理，以形成所述第一掩膜層。

在一些實施例中，所述第一掩膜材料包括：溶于有機溶劑中的含碳聚合物。

在一些實施例中，所述第一掩膜材料包括：旋涂碳。

在一些實施例中，所述熱處理的溫度低于250℃。

在一些實施例中，所述第二掩膜層的材料包括：無定型碳或者多晶硅。

在一些實施例中，所述提供表面包括凸起和/或凹陷的基底結構作為表面缺陷基底，包括：

檢測所述基底結構表面，并生成檢測結果；

當所述檢測結果指示所述基底結構表面包括所述凸起和/或凹陷且所述凸起的高度或所述凹陷的深度大于預設值時，確定所述基底結構為所述表面缺陷基底。

在一些實施例中，所述方法應用于制作三維NAND存儲器；所述基底結構包括柵疊層結構、貫穿所述柵疊層結構的存儲串以及覆蓋所述柵疊層結構的介質層；所述第一掩膜層覆蓋所述介質層；

所述刻蝕所述第二掩膜層和所述第一掩膜層，以形成垂直穿過所述基底結構的凹槽，包括：刻蝕所述第二掩膜層和所述第一掩膜層以及所述介質層，以形成顯露所述存儲串的所述凹槽。