[發明專利]基于多FPGA的芯片原型驗證系統的配置方法、裝置和設備

有效

• 申請號: 202110030038.3
• 申請日: 2021-01-11
• 公開（公告）號: CN112732636B
• 公開（公告）日: 2023-05-30
• 發明（設計）人: 榮超群
• 申請（專利權）人: 北京東土軍悅科技有限公司;上海金卓科技有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78;G06F9/445;G06F8/65;G06F8/72
• 代理公司: 北京品源專利代理有限公司 11332
• 代理人: 孟金喆

本發明實施例公開了一種基于多FPGA的芯片原型驗證系統的配置方法、裝置和設備，方法包括：將高速串并收發單元硬件接口標識插入到包含多個子模塊的系統芯片SoC模型中，獲得現場可編程邏輯門陣列FPGA模型；根據FPGA模型獲得完整網表；對完整網表進行拆分獲得多個FPGA網表；在每個FPGA網表中分別插入時分復用TDM網表以獲得多個更新后的FPGA網表，并根據多個更新后的FPGA網表分別產生的配置文件對FPGA進行配置。通過在網表階段將包含IO接口標識的TDM以網表的形式進行插入，而不需要復雜的FPGARTL代碼工作，并且將SoC模型中的總線采用高速串并收發單元硬件接口進行傳輸，減輕了IO接口的傳輸壓力，從而維持了原型驗證平臺的時鐘頻率，提高了SoC芯片原型驗證平臺的構建效率。

技術領域

本發明實施例涉及芯片技術領域，尤其涉及一種基于多FPGA的芯片原型驗證系統的配置方法、裝置和設備。

背景技術

目前在芯片，例如系統芯片(System?On?Chip，SoC)設計和驗證過程中通常需要使用現場可編程邏輯門陣列(Field?Programmable?Gate?Array，FPGA)原型驗證平臺。但是當待原型驗證的SoC規模超出單個FPGA具有的邏輯資源限制時，通常采用的第一種方式是對SoC進行裁剪，即將SoC中的部分子模塊進行裁剪、移除進而減小待原型驗證SoC的規模，并采用多個單FPGA平臺實現對SoC中所有子模塊的原型驗證覆蓋。但是這種對SoC進行裁剪的方式，無法將完整SoC中的子模塊適配到統一的FPGA原型驗證平臺，需要多套原型驗證平臺配合，從而造成原型驗證效率低甚至無法實現系統級的驗證覆蓋。

針對上述方式所存在的問題，提出了第二種分割方式，即采用多FPGA原型驗證平臺，預估SoC中各個子模塊的規模，在設計FPGA?RTL代碼階段就將各子模塊分別劃分到多FPGA中，將一個完整的SoC按照子模塊的規模進行劃分進而適配到多FPGA中。由于SoC中各子模塊之間會有大量的邏輯連接線，但FPGA的互聯IO管腳數量有限，因此分割過程中通常需要對這些連接線采用時分復用(Time?Division?Multiplexing，TDM)的方式進行壓縮。雖然第二種方式可以將完整SoC中的子模塊適配到一個統一的多FPGA原型驗證平臺中，但IO管腳數量和TDM的使用限制了多FPGA原型驗證平臺的時鐘頻率，并且在多FPGA原型驗證平臺配置過程中存在大量的非芯片設計所需要的FPGARTL代碼工作，從而降低了SoC芯片原型驗證平臺的構建效率。

發明內容

本發明實施例提供了一種基于多FPGA的芯片原型驗證平臺的配置方法、裝置和設備，以實現提高SoC芯片原型驗證平臺的構建效率。

第一方面，本發明實施例提供了一種基于多FPGA的芯片原型驗證平臺的配置方法，包括：

將高速串并收發單元硬件接口標識插入到包含多個子模塊的系統芯片SoC模型中，獲得現場可編程邏輯門陣列FPGA模型，其中，子模塊之間采用總線和非總線進行邏輯連接；

根據FPGA模型獲得完整網表，其中，完整網表中包含串并收發單元硬件接口標識與總線的對應關系；

對完整網表進行拆分獲得多個FPGA網表，其中，每個FPGA網表分別對應SoC模型中的至少一個子模塊；

在每個FPGA網表中分別插入時分復用TDM網表以獲得多個更新后的FPGA網表，并根據多個更新后的FPGA網表分別產生的配置文件對原型驗證平臺中的FPGA進行配置，其中，每個TDM網表中包含原型驗證平臺中每個FPGA的輸入輸出IO接口標識與非總線的對應關系。

第二方面，本發明實施例提供了一種基于多FPGA的芯片原型驗證系統的配置裝置，包括：

FPGA模型獲取模塊，用于將串并收發單元硬件接口標識插入到包含多個子模塊的系統芯片SoC模型中，獲得現場可編程邏輯門陣列FPGA模型，其中，子模塊之間采用總線和非總線進行邏輯連接；