[發(fā)明專利]基于多FPGA的芯片原型驗(yàn)證系統(tǒng)的配置方法、裝置和設(shè)備

有效

• 申請(qǐng)?zhí)枺?/td>: 202110030038.3
• 申請(qǐng)日: 2021-01-11
• 公開（公告）號(hào): CN112732636B
• 公開（公告）日: 2023-05-30
• 發(fā)明（設(shè)計(jì)）人: 榮超群
• 申請(qǐng)（專利權(quán)）人: 北京東土軍悅科技有限公司;上海金卓科技有限公司
• 主分類號(hào): G06F15/78
• 分類號(hào): G06F15/78;G06F9/445;G06F8/65;G06F8/72
• 代理公司: 北京品源專利代理有限公司 11332
• 代理人: 孟金喆

1.一種基于多FPGA的芯片原型驗(yàn)證平臺(tái)的配置方法，其特征在于，包括：

將高速串并收發(fā)單元硬件接口標(biāo)識(shí)插入到包含多個(gè)子模塊的系統(tǒng)芯片SoC模型中，獲得現(xiàn)場可編程邏輯門陣列FPGA模型，其中，子模塊之間采用總線和非總線進(jìn)行邏輯連接；

根據(jù)所述FPGA模型獲得完整網(wǎng)表，其中，所述完整網(wǎng)表中包含所述高速串并收發(fā)單元硬件接口標(biāo)識(shí)與總線的對(duì)應(yīng)關(guān)系；

對(duì)所述完整網(wǎng)表進(jìn)行拆分獲得多個(gè)FPGA網(wǎng)表，其中，每個(gè)FPGA網(wǎng)表分別對(duì)應(yīng)所述SoC模型中的至少一個(gè)子模塊；

在每個(gè)所述FPGA網(wǎng)表中分別插入時(shí)分復(fù)用TDM網(wǎng)表以獲得多個(gè)更新后的FPGA網(wǎng)表，并根據(jù)多個(gè)更新后的FPGA網(wǎng)表分別產(chǎn)生的配置文件對(duì)所述原型驗(yàn)證平臺(tái)中的FPGA進(jìn)行配置，其中，每個(gè)TDM網(wǎng)表中包含原型驗(yàn)證平臺(tái)中每個(gè)FPGA的輸入輸出IO接口標(biāo)識(shí)與非總線的對(duì)應(yīng)關(guān)系。

2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述將高速串并收發(fā)單元硬件接口標(biāo)識(shí)插入到包含多個(gè)子模塊的系統(tǒng)芯片SoC模型中，獲得現(xiàn)場可編程邏輯門陣列FPGA模型，包括：

從原型驗(yàn)證平臺(tái)中選取高速串并收發(fā)單元硬件接口標(biāo)識(shí)；

在所述SoC模型的總線界面插入所述高速串并收發(fā)單元硬件接口標(biāo)識(shí)，以獲得所述FPGA模型。

3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述根據(jù)所述FPGA模型獲得完整網(wǎng)表，包括：

采用電子設(shè)計(jì)自動(dòng)化EDA工具對(duì)所述FPGA模型進(jìn)行參數(shù)識(shí)別；

根據(jù)參數(shù)識(shí)別結(jié)果對(duì)所述FPGA模型進(jìn)行轉(zhuǎn)換，獲得所述完整網(wǎng)表。

4.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述根據(jù)多個(gè)更新后的FPGA網(wǎng)表分別產(chǎn)生的配置文件對(duì)所述原型驗(yàn)證平臺(tái)中的FPGA進(jìn)行配置，包括：

根據(jù)每個(gè)更新后的FPGA網(wǎng)表分別獲得原型驗(yàn)證平臺(tái)中每個(gè)FPGA上的配置文件，其中，所述配置文件中包含原型驗(yàn)證平臺(tái)中每個(gè)FPGA的高速串并收發(fā)單元硬件接口標(biāo)識(shí)與總線的對(duì)應(yīng)關(guān)系，以及原型驗(yàn)證平臺(tái)中每個(gè)FPGA的IO接口標(biāo)識(shí)與非總線的對(duì)應(yīng)關(guān)系；

采用所述配置文件對(duì)所述原型驗(yàn)證平臺(tái)中的每個(gè)FPGA分別進(jìn)行配置。

5.根據(jù)權(quán)利要求4所述的方法，其特征在于，所述采用所述配置文件對(duì)所述原型驗(yàn)證平臺(tái)中的每個(gè)FPGA分別進(jìn)行配置，包括：

針對(duì)每個(gè)配置文件將子模塊間的總線采用所對(duì)應(yīng)的FPGA的高速串并收發(fā)單元硬件接口進(jìn)行互聯(lián)；

針對(duì)每個(gè)配置文件將子模塊間的非總線采用所對(duì)應(yīng)的FPGA的IO接口進(jìn)行互聯(lián)。

6.根據(jù)權(quán)利要求5所述的方法，其特征在于，所述高速串并收發(fā)單元硬件接口的數(shù)據(jù)傳輸速率大于所述IO接口的數(shù)據(jù)傳輸速率。

7.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述高速串并收發(fā)單元硬件接口標(biāo)識(shí)包括：高速串并收發(fā)單元硬件接口IP。

8.一種基于多FPGA的芯片原型驗(yàn)證系統(tǒng)的配置裝置，其特征在于，包括：

FPGA模型獲取模塊，用于將高速串并收發(fā)單元硬件接口標(biāo)識(shí)插入到包含多個(gè)子模塊的系統(tǒng)芯片SoC模型中，獲得現(xiàn)場可編程邏輯門陣列FPGA模型，其中，子模塊之間采用總線和非總線進(jìn)行邏輯連接；

完整網(wǎng)表獲取模塊，用于根據(jù)所述FPGA模型獲得完整網(wǎng)表，其中，所述完整網(wǎng)表中包含所述串并收發(fā)單元硬件接口標(biāo)識(shí)與總線的對(duì)應(yīng)關(guān)系；

完整網(wǎng)表拆分模塊，用于對(duì)所述完整網(wǎng)表進(jìn)行拆分獲得多個(gè)FPGA網(wǎng)表，其中，每個(gè)FPGA網(wǎng)表分別對(duì)應(yīng)所述SoC模型中的至少一個(gè)子模塊；

原型驗(yàn)證平臺(tái)配置模塊，用于在每個(gè)所述FPGA網(wǎng)表中分別插入時(shí)分復(fù)用TDM網(wǎng)表以獲得多個(gè)更新后的FPGA網(wǎng)表，并根據(jù)多個(gè)更新后的FPGA網(wǎng)表分別產(chǎn)生的配置文件對(duì)所述原型驗(yàn)證平臺(tái)中的FPGA進(jìn)行配置，其中，每個(gè)TDM網(wǎng)表中包含原型驗(yàn)證平臺(tái)中每個(gè)FPGA的輸入輸出IO接口標(biāo)識(shí)與非總線的對(duì)應(yīng)關(guān)系。