[發明專利]半導體結構及其制造方法

在審

• 申請號: 202110026126.6
• 申請日: 2021-01-08
• 公開（公告）號: CN113380888A
• 公開（公告）日: 2021-09-10
• 發明（設計）人: 張家豪;黃麟淯;游力蓁;莊正吉;程冠倫;王志豪
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/423;H01L29/06;H01L21/336
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

方法包括：提供結構，該結構具有襯底、襯底上方的第一介電層、第一介電層上方并且連接第一源極/漏極(S/D)部件和第二S/D部件的一個或多個半導體溝道層、以及接合一個或多個半導體溝道層的柵極結構；從結構的背面蝕刻襯底以形成暴露第一S/D部件的第一溝槽和暴露第二S/D部件的第二溝槽；在第一溝槽中形成S/D接觸件；蝕刻第一介電層的至少部分，使得S/D接觸件的部分在結構的背面從第一介電層突出；以及在S/D接觸件上方沉積密封層，其中，密封層覆蓋柵極結構和密封層之間的氣隙。本申請的實施例還涉及半導體結構及其制造方法。

技術領域

本申請的實施例涉及半導體結構及其制造方法。

背景技術

半導體集成電路(IC)行業經歷了指數式增長。IC材料和設計的技術進步已生產出多代IC，其每一代都比上一代具有更小且更復雜的電路。在IC發展的過程中，功能密度(即，每個芯片區互連器件的數量)已普遍增加，而幾何尺寸(即，可使用制造工藝制造的最小元件(或線路))則已減小。這種按比例縮小工藝通常通過提高生產效率和降低相關成本帶來效益。這種按比例縮小也增加了處理和制造IC的復雜度。

近來，已經引入了多柵極器件，以通過增加柵極-溝道耦合、減少斷態電流和減少短溝道效應(SCE)來改善柵極控制。已經引入的一種這樣的多柵極器件是鰭式場效應晶體管(FinFET)。FinFET得名于鰭狀結構，這種鰭狀結構從其上形成FinFET的襯底延伸，并用于形成FET溝道。另一種多柵極器件是全環柵(GAA)晶體管，部分地引入是為了解決與FinFET相關的性能挑戰。GAA器件得名于柵極結構，這種柵極結構可圍繞溝道區延伸，從而在溝道的四個側面上提供到溝道的通道。GAA器件與傳統的互補金屬氧化物半導體(CMOS)工藝兼容，其結構使得它們在保持柵極控制和減少SCE的同時得以進行大規模擴展。

傳統上，多柵極器件(例如，FinFET和GAA器件)以向上堆疊的方式構建，在最低級處具有晶體管且在晶體管的頂部上具有互連件(通孔和導線)，以提供與晶體管的連接。電源軌(諸如電壓源和接地層的金屬布線)也位于晶體管上方，并且可以是互連件的部分。隨著集成電路不斷縮小，電源軌也在不斷縮小。這不可避免地導致電源軌上的電壓降增加，以及集成電路的功耗增加。因此，盡管對其預期用途來說，半導體制造中現存方法已經足夠，但其并非在所有方面都已完全令人滿意。其中一個關注的領域是，如何在IC的背面形成具有減小的電阻和減小的耦合電容的電源軌和通孔。

發明內容

本申請的一些實施例提供了一種制造半導體結構的方法，包括：提供具有正面和背面的結構，所述結構包括襯底、位于所述襯底上方的第一介電層、位于所述第一介電層上方并且連接第一源極/漏極(S/D)部件和第二源極/漏極部件的一個或多個半導體溝道層，以及接合所述一個或多個半導體溝道層的柵極結構，其中，所述襯底位于所述結構的所述背面處并且所述柵極結構位于所述結構的所述正面處；從所述結構的所述背面蝕刻所述襯底以形成暴露所述第一源極/漏極部件的第一溝槽和暴露所述第二源極/漏極部件的第二溝槽；在所述第一溝槽中形成源極/漏極接觸件；蝕刻所述第一介電層的至少部分，使得所述源極/漏極接觸件的部分在所述結構所述背面從所述第一介電層突出；以及在所述源極/漏極接觸件上方沉積密封層，其中，所述密封層覆蓋所述柵極結構和所述密封層之間的氣隙。