[發(fā)明專利]一種基于非極大值抑制算法的FPGA加速方法

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• 申請(qǐng)?zhí)枺?/td>: 202110017657.9
• 申請(qǐng)日: 2021-01-07
• 公開（公告）號(hào): CN112749011A
• 公開（公告）日: 2021-05-04
• 發(fā)明（設(shè)計(jì)）人: 楊曉成
• 申請(qǐng)（專利權(quán)）人: 上海雪湖科技有限公司
• 主分類號(hào): G06F9/50
• 分類號(hào): G06F9/50;G06F5/06;G06F15/78
• 代理公司: 上海浙晟知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31345
• 代理人: 楊小雙

本發(fā)明涉及到點(diǎn)云網(wǎng)絡(luò)技術(shù)領(lǐng)域，尤其涉及到一種基于非極大值抑制算法的FPGA加速方法，采用該發(fā)明的加速方案，在整個(gè)閉環(huán)過程中可以實(shí)現(xiàn)對(duì)任務(wù)進(jìn)行分層處理，由于不同層級(jí)之間計(jì)算互不干擾，有序執(zhí)行而且因?yàn)镕PGA的資源可配置性高，而且采用并行流水計(jì)算的方式，相比CPU更為適合來處理這種堵塞的閉環(huán)算法，提高了整個(gè)NMS算法的輸出幀率，在較少資源的使用的同時(shí)達(dá)到了很高的計(jì)算效率。

技術(shù)領(lǐng)域

本發(fā)明涉及到點(diǎn)云網(wǎng)絡(luò)技術(shù)領(lǐng)域，尤其涉及到一種基于非極大值抑制算法的FPGA加速方法。

背景技術(shù)

對(duì)于GPU或CPU,ARM上部署非極大值抑制NMS(Non Maximum Suppression)的算法用于目標(biāo)檢測、目標(biāo)追蹤、目標(biāo)識(shí)別等場景，該類部署模式實(shí)際調(diào)用了算法代碼，在已經(jīng)是算法最優(yōu)化的情況下，由于代碼的處理模式導(dǎo)致了代碼執(zhí)行過程中很多串行操作，使得整個(gè)進(jìn)程并不是高負(fù)荷運(yùn)行，對(duì)應(yīng)的處理時(shí)延也大大增加。

隨著5G時(shí)代的來臨，高可靠、低時(shí)延、大帶寬的數(shù)據(jù)傳輸，提高了對(duì)云端計(jì)算性能要求，為了不影響客戶體驗(yàn)，這就要求整個(gè)目標(biāo)識(shí)別的處理周期變短；在

FPGA(Field Programmable Gate Array)即現(xiàn)場可編程門陣列應(yīng)用上，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物，它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)；因此在這，對(duì)于Detection_NMS算法，在現(xiàn)場可編輯門陣列FPGA上實(shí)現(xiàn)提出了加速的有效方案，通過采用分層流水處理的方式實(shí)現(xiàn)，對(duì)比CPU上串行處理更加高效，且合理利用了FPGA的板上資源，減少CPU和ARM的負(fù)荷。

發(fā)明內(nèi)容

鑒于上述技術(shù)問題，本發(fā)明提供了一種基于非極大值抑制算法的FPGA加速方法，采用該發(fā)明的加速方案，在整個(gè)閉環(huán)過程中可以實(shí)現(xiàn)對(duì)任務(wù)進(jìn)行分層處理，由于不同層級(jí)之間計(jì)算互不干擾，有序執(zhí)行而且因?yàn)镕PGA的資源可配置性高，而且采用并行流水計(jì)算的方式，相比CPU更為適合來處理這種堵塞的閉環(huán)算法，提高了整個(gè)NMS算法的輸出幀率，在較少資源的使用的同時(shí)達(dá)到了很高的計(jì)算效率。

一種基于非極大值抑制算法的FPGA加速方法，其特征在于，所述方法包括：

步驟S1：輸入NMS所需的框的信息和置信度，根據(jù)置信度對(duì)框的信息進(jìn)行遍歷，得到一個(gè)置信度由大到小的框的信息序列；

步驟S2：以最大置信度的框作為基準(zhǔn)框，計(jì)算其余框與所述基準(zhǔn)框的交并比，若交并比大于預(yù)設(shè)閾值，則將交并比大于預(yù)設(shè)閾值的框進(jìn)行刪除，之后輸出此輪置信度最大的框，遍歷完成；

步驟S3：重復(fù)步驟S1～S2，直至所有的框都遍歷完，框的信息序列為空，NMS結(jié)束。

上述的基于非極大值抑制算法的FPGA加速方法，其特征在于，所述步驟S2中，若其余框與所述基準(zhǔn)框不相交則所述交并比為零。

上述的基于非極大值抑制算法的FPGA加速方法，其特征在于，所述步驟S2中，若其余框與所述基準(zhǔn)框不相交，則將其余框信息輸出第一輸出端口。

上述的基于非極大值抑制算法的FPGA加速方法，其特征在于，所述步驟S2中，若其余框與所述基準(zhǔn)框正框相交，則進(jìn)入斜框相交判斷，若判斷斜框不相交，則將其余框信息輸出第二輸出端口。

上述的基于非極大值抑制算法的FPGA加速方法，其特征在于，所述步驟S2中，若判斷斜框相交，則計(jì)算兩框交并比，若交并比大于預(yù)設(shè)閾值，則將交并比大于預(yù)設(shè)閾值的框進(jìn)行刪除，之后輸出此輪置信度最大的框，然后輸出至第三輸出端口。

上述的基于非極大值抑制算法的FPGA加速方法，其特征在于，預(yù)設(shè)的閾值為0.1。

上述技術(shù)方案具有如下優(yōu)點(diǎn)或有益效果：