[發明專利]一種基于非極大值抑制算法的FPGA加速方法

在審

• 申請號: 202110017657.9
• 申請日: 2021-01-07
• 公開（公告）號: CN112749011A
• 公開（公告）日: 2021-05-04
• 發明（設計）人: 楊曉成
• 申請（專利權）人: 上海雪湖科技有限公司
• 主分類號: G06F9/50
• 分類號: G06F9/50;G06F5/06;G06F15/78
• 代理公司: 上海浙晟知識產權代理事務所(普通合伙) 31345
• 代理人: 楊小雙

本發明涉及到點云網絡技術領域，尤其涉及到一種基于非極大值抑制算法的FPGA加速方法，采用該發明的加速方案，在整個閉環過程中可以實現對任務進行分層處理，由于不同層級之間計算互不干擾，有序執行而且因為FPGA的資源可配置性高，而且采用并行流水計算的方式，相比CPU更為適合來處理這種堵塞的閉環算法，提高了整個NMS算法的輸出幀率，在較少資源的使用的同時達到了很高的計算效率。

技術領域

本發明涉及到點云網絡技術領域，尤其涉及到一種基于非極大值抑制算法的FPGA加速方法。

背景技術

對于GPU或CPU,ARM上部署非極大值抑制NMS(Non Maximum Suppression)的算法用于目標檢測、目標追蹤、目標識別等場景，該類部署模式實際調用了算法代碼，在已經是算法最優化的情況下，由于代碼的處理模式導致了代碼執行過程中很多串行操作，使得整個進程并不是高負荷運行，對應的處理時延也大大增加。

隨著5G時代的來臨，高可靠、低時延、大帶寬的數據傳輸，提高了對云端計算性能要求，為了不影響客戶體驗，這就要求整個目標識別的處理周期變短；在

FPGA(Field Programmable Gate Array)即現場可編程門陣列應用上，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物，它是作為專用集成電路(ASIC)領域中的一種半定制電路出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點；因此在這，對于Detection_NMS算法，在現場可編輯門陣列FPGA上實現提出了加速的有效方案，通過采用分層流水處理的方式實現，對比CPU上串行處理更加高效，且合理利用了FPGA的板上資源，減少CPU和ARM的負荷。

發明內容

鑒于上述技術問題，本發明提供了一種基于非極大值抑制算法的FPGA加速方法，采用該發明的加速方案，在整個閉環過程中可以實現對任務進行分層處理，由于不同層級之間計算互不干擾，有序執行而且因為FPGA的資源可配置性高，而且采用并行流水計算的方式，相比CPU更為適合來處理這種堵塞的閉環算法，提高了整個NMS算法的輸出幀率，在較少資源的使用的同時達到了很高的計算效率。

一種基于非極大值抑制算法的FPGA加速方法，其特征在于，所述方法包括：

步驟S1：輸入NMS所需的框的信息和置信度，根據置信度對框的信息進行遍歷，得到一個置信度由大到小的框的信息序列；

步驟S2：以最大置信度的框作為基準框，計算其余框與所述基準框的交并比，若交并比大于預設閾值，則將交并比大于預設閾值的框進行刪除，之后輸出此輪置信度最大的框，遍歷完成；

步驟S3：重復步驟S1～S2，直至所有的框都遍歷完，框的信息序列為空，NMS結束。

上述的基于非極大值抑制算法的FPGA加速方法，其特征在于，所述步驟S2中，若其余框與所述基準框不相交則所述交并比為零。

上述的基于非極大值抑制算法的FPGA加速方法，其特征在于，所述步驟S2中，若其余框與所述基準框不相交，則將其余框信息輸出第一輸出端口。

上述的基于非極大值抑制算法的FPGA加速方法，其特征在于，所述步驟S2中，若其余框與所述基準框正框相交，則進入斜框相交判斷，若判斷斜框不相交，則將其余框信息輸出第二輸出端口。

上述的基于非極大值抑制算法的FPGA加速方法，其特征在于，所述步驟S2中，若判斷斜框相交，則計算兩框交并比，若交并比大于預設閾值，則將交并比大于預設閾值的框進行刪除，之后輸出此輪置信度最大的框，然后輸出至第三輸出端口。

上述的基于非極大值抑制算法的FPGA加速方法，其特征在于，預設的閾值為0.1。

上述技術方案具有如下優點或有益效果：