[發明專利]一種基于非極大值抑制算法的FPGA加速方法在審
| 申請號： | 202110017657.9 | 申請日： | 2021-01-07 |
| 公開（公告）號： | CN112749011A | 公開（公告）日： | 2021-05-04 |
| 發明（設計）人： | 楊曉成 | 申請（專利權）人： | 上海雪湖科技有限公司 |
| 主分類號： | G06F9/50 | 分類號： | G06F9/50;G06F5/06;G06F15/78 |
| 代理公司： | 上海浙晟知識產權代理事務所(普通合伙) 31345 | 代理人： | 楊小雙 |
| 地址： | 200050 上海市*** | 國省代碼： | 上海;31 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 基于 極大值 抑制 算法 fpga 加速 方法 | ||
1.一種基于非極大值抑制算法的FPGA加速方法，其特征在于，所述方法包括：
步驟S1：輸入NMS所需的框的信息和置信度，根據置信度對框的信息進行遍歷，得到一個置信度由大到小的框的信息序列；
步驟S2：以最大置信度的框作為基準框，計算其余框與所述基準框的交并比，若交并比大于預設閾值，則將交并比大于預設閾值的框進行刪除，之后輸出此輪置信度最大的框，遍歷完成；
步驟S3：重復步驟S1～S2，直至所有的框都遍歷完，框的信息序列為空，NMS結束。
2.根據權利要求1所述的基于非極大值抑制算法的FPGA加速方法，其特征在于，所述步驟S2中，若其余框與所述基準框不相交則所述交并比為零。
3.根據權利要求2所述的基于非極大值抑制算法的FPGA加速方法，其特征在于，所述步驟S2中，若其余框與所述基準框不相交，則將其余框信息輸出第一輸出端口。
4.根據權利要求2所述的基于非極大值抑制算法的FPGA加速方法，其特征在于，所述步驟S2中，若其余框與所述基準框正框相交，則進入斜框相交判斷，若判斷斜框不相交，則將其余框信息輸出第二輸出端口。
5.根據權利要求4所述的基于非極大值抑制算法的FPGA加速方法，其特征在于，所述步驟S2中，若判斷斜框相交，則計算兩框交并比，若交并比大于預設閾值，則將交并比大于預設閾值的框進行刪除，之后輸出此輪置信度最大的框，然后輸出至第三輸出端口。
6.根據權利要求1所述的基于非極大值抑制算法的FPGA加速方法，其特征在于，預設的閾值為0.1。
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