[發明專利]3D存儲器件及其讀取方法

有效

• 申請號: 202110013950.8
• 申請日: 2021-01-06
• 公開（公告）號: CN112614531B
• 公開（公告）日: 2021-11-02
• 發明（設計）人: 程婷;劉紅濤;靳磊;趙向南;謝學準;夏仕鈺;閔園園
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: G11C16/26
• 分類號: G11C16/26;G11C16/34;G11C5/14;G11C7/18;G11C8/14
• 代理公司: 北京成創同維知識產權代理有限公司 11449
• 代理人: 岳丹丹

公開了一種3D存儲器件及其讀取方法，3D存儲器件包括多個存儲單元串，每個存儲單元串包括多個存儲單元，每個存儲單元串最頂部存儲單元連接至頂部選擇管，頂部選擇管連接至位線，存儲單元串最底部的存儲單元連接至底部選擇管，讀取方法包括：根據編程順序對一存儲單元串的多個存儲單元依次進行編程；對一個存儲單元進行讀取操作時，根據存儲單元的編程順序向存儲單元串施加不同的位線電壓。本申請根據存儲單元的編程順序調整向存儲單元串施加不同的位線電壓，先編程的存儲單元在讀取時采用較大的位線電壓，增大存儲單元串上的電流，從而減小BPD效應引起的Vt正向漂移及展寬以增加讀窗口邊距，降低讀干擾的影響。

技術領域

本發明涉及半導體的制造工藝領域，特別涉及三維存儲器件及其讀取方法。

背景技術

近年來，閃存(Flash Memory)存儲器件的發展尤為迅速。閃存存儲器件的主要特點是在不加電的情況下能長期保持存儲的信息，且具有集成度高、存取速度快、易于擦除和重寫等優點，因而在微機、自動化控制等多項領域得到了廣泛的應用。為了進一步提高閃存存儲器件的位密度(Bit Density)，同時減少位成本(Bit Cost)，三維的閃存存儲器件(3DNAND)技術得到了迅速發展。圖1a示出了3D存儲器件的存儲單元串的電路圖，圖1b示出存儲單元串編程過程中各存儲單元的操作狀態的示意圖。其中，存儲單元串包括多個存儲單元(MC1-MCn)，n為大于等于2的整數。每個存儲單元串最頂部存儲單元連接至頂部選擇管TSG，所述頂部選擇管連接至位線，存儲單元串最底部的存儲單元連接至底部選擇管BSG。

對于3D存儲器件的編程過程而言，其一般的編程順序為從離底部選擇管最近的存儲單元開始編程，自下而上至離頂部選擇管最近的存儲單元結束，這個編程順序可以稱為典型編程順序(Normal Program Sequence)或正向編程順序。

參見圖1b，存儲單元串編程前，所有的存儲單元被設置為擦除狀態E。先對離底部選擇管最近的存儲單元MCn進行編程，此時其他存儲單元為擦除狀態E，存儲單元MCn被編程后被設置為編程狀態P。存儲單元串上所有的存儲單元依次被編程后，存儲單元MC1-MCn均被設置為編程狀態P。由于背景圖像相關性(BPD，background pattern dependency)效應和干擾效應，存儲單元MC1-MCn可具有稍有差異的閾值電壓(Vt)。這會引起存儲單元閾值電壓(即，閾值電壓差異)分布的加寬。增加存儲單元之間的閾值電壓差異可以降低單級單元或多級單元中的讀取邊距(read margin)，并且也可以對邊距周期(margin in-cycling)和保持特性(retention characteristics)產生不利影響。

圖2示出了由于BPD而導致的存儲單元的閾值電壓分布，實線表示存儲單元MCn第一個被編程后的閾值電壓分布，虛線表示所有存儲單元正向編程后存儲單元MCn的閾值電壓分布。先編程的存儲單元在驗證和讀取時，漏端電阻變化對存儲單元的閾值電壓造成正向偏移。越先編程的存儲單元由BPD效應引起的閾值電壓偏移越大。

參見圖3a和圖3b，在存儲單元串編程結束后的讀取過程中，對選定的存儲單元進行讀取操作時，在該選定的存儲單元連接的字線上施加讀取電壓Vread，在其他未選定的存儲單元連接的字線上施加通過電壓Vread_pass。可以通過增加其他未選定的存儲單元連接的字線上施加的通過電壓(Vread_pass)，即在以其他未選定的存儲單元連接的字線上施加增大的通過電壓(Vread_pass+△Vpass)來改善BPD效應，雖然減小了BPD效應造成的閾值電壓偏移(如圖3b所示)，但是不可避免地會造成讀干擾(read disturb)，以及增加讀干擾的影響。

發明內容

鑒于上述問題，本發明的目的在于提供一種3D存儲器件及其讀取方法，根據存儲單元的編程順序改變存儲單元讀取時的位線電壓，以改善BPD效應引起的閾值電壓偏移。