[發明專利]半導體存儲器設備和操作半導體存儲器設備的方法

在審

• 申請號: 202110012265.3
• 申請日: 2021-01-06
• 公開（公告）號: CN113160868A
• 公開（公告）日: 2021-07-23
• 發明（設計）人: 車相彥;黃柱盛
• 申請（專利權）人: 三星電子株式會社
• 主分類號: G11C16/04
• 分類號: G11C16/04;G11C7/18;G11C8/08
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 劉虹

一種半導體存儲器設備包括：ECC電路；錯誤信息寄存器；刷洗控制電路，用于計數刷新行地址，并且每當計數N個刷新行地址時輸出要對第一存儲器單元行中的至少一個子頁執行的刷洗操作的刷洗地址；以及控制邏輯電路，被配置為：控制ECC電路順序地讀取與第一碼字相對應的數據，對第一碼字執行錯誤檢測，并基于所錯誤檢測提供錯誤信息，錯誤信息指示第一碼字中的錯誤發生計數；以及將錯誤信息記錄在錯誤信息寄存器中，并基于錯誤信息選擇性地確定是否將校正后的第一碼字回寫到存儲有與第一碼字相對應的數據的存儲器位置。

相關申請的交叉引用

本申請要求于2020年1月7日在韓國知識產權局提交的韓國專利申請第10-2020-0002000號的優先權，其全部內容通過引用合并于此。

技術領域

與示例實施例一致的裝置和方法涉及存儲器，并且更具體地涉及半導體存儲器設備和操作半導體存儲器設備的方法。

背景技術

半導體存儲器設備可以被分類為非易失性存儲器設備(例如，快閃存儲器設備)和易失性存儲器設備(例如，DRAM)。DRAM的高速操作和成本效率使得DRAM可以用于系統存儲器。由于在DRAM的制造設計規則中持續的尺寸限制，DRAM中的存儲器單元(memory cell)的位錯誤(bit error)可能迅速增加并且DRAM的產量可能降低。因此，存在對提高的半導體存儲器設備可信度的需要。

發明內容

一個或多個示例實施例提供一種具有增加的可信度和性能的半導體存儲器設備。

一個或多個示例實施例提供一種具有增加的可信度和性能的操作半導體存儲器設備的方法。

根據示例實施例，一種半導體存儲器設備包括：存儲器單元陣列，包括多個存儲器單元行，每個存儲器單元行包括易失性存儲器單元；錯誤校正碼(ECC)電路；錯誤信息寄存器；刷洗(scrubbing)控制電路，被配置為計數刷新行地址，并且每當刷洗控制電路計數N個刷新行地址時輸出刷洗地址，以控制要對多個存儲器單元行中的第一存儲器單元行中的至少一個子頁執行的刷洗操作，N是大于2的整數；以及控制邏輯電路，被配置為：控制所述ECC電路以從第一存儲器單元行中的M個子頁順序地讀取與第一碼字相對應的數據，對第一碼字執行錯誤檢測，并基于所述錯誤檢測提供錯誤信息，所述錯誤信息指示第一碼字中的錯誤發生計數，M是大于1的整數；以及將所述錯誤信息記錄在所述錯誤信息寄存器中，并基于所述錯誤信息選擇性地確定是否將校正后的第一碼字回寫到存儲有與第一碼字相對應的數據的存儲器位置。

根據示例實施例，提供了一種操作包括存儲器單元陣列的半導體存儲器設備的方法，該存儲器單元陣列包括多個存儲器單元行，每個存儲器單元行包括多個易失性存儲器單元，方法包括：基于從外部設備接收的第一命令順序地生成第一地址；基于第一地址，對多個存儲器單元行順序地執行刷新操作；每當執行N次刷新操作時，從多個存儲器單元行選擇與第二地址相對應的第一存儲器單元行，N是大于2的整數，第二地址在半導體存儲器設備中生成；在半導體存儲器設備的錯誤校正碼(ECC)電路中，對第一存儲器單元行中的碼字執行M次ECC解碼以檢測錯誤位，M為大于1的整數；在ECC電路中，基于包括可校正錯誤位的碼字，生成校正后的碼字；以及將校正后的碼字回寫到與包括可校正錯誤位的碼字相對應的存儲器位置。