[發明專利]半導體結構的制備方法及半導體結構

在審

• 申請號: 202110007944.1
• 申請日: 2021-01-05
• 公開（公告）號: CN112838047A
• 公開（公告）日: 2021-05-25
• 發明（設計）人: 尤康;白杰
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762;H01L29/06
• 代理公司: 廣州華進聯合專利商標代理有限公司 44224
• 代理人: 楊明莉

本申請涉及一種半導體結構的制備方法及半導體結構，所述方法包括：提供襯底，于所述襯底內形成溝槽結構；于所述溝槽結構內形成第一介質層，所述第一介質層的頂面低于所述溝槽結構的頂面；于所述溝槽結構內形成保護層，所述保護層至少覆蓋所述第一介質層的表面及所述溝槽結構的部分側壁，避免了在STI結構的制備過程中或使用STI結構制備其他半導體結構的過程中，采用的濕法刻蝕工藝或者其他腐蝕工藝對STI結構中的氧化物層過度刻蝕，從而有效地提高了制成半導體器件的性能及良品率。

技術領域

本發明涉及半導體制造技術領域，特別是涉及半導體結構的制備方法及半導體結構。

背景技術

隨著集成電路制程的快速發展，對半導體產品的集成度的要求越來越高。而隨著半導體產品的集成化，半導體器件的尺寸及半導體器件的隔離結構的尺寸也隨之減小，導致在半導體制程中，半導體器件隔離結構的工藝復雜度不斷增加。

淺溝槽隔離(Shallow Trench Isolation，STI)結構具備隔離效果好、制程簡單等諸多優點，特別適用于次微米以下的集成電路制程，被廣泛應用于制作主動區域之間的絕緣結構。

然而，傳統的STI結構中一般包括氧化物層以起到絕緣保護的作用，導致在STI結構的制備過程中或使用STI結構制備其他半導體結構的過程中，采用的濕法刻蝕工藝或者其他腐蝕工藝容對STI結構中的氧化物層過度刻蝕，造成缺陷，影響制成半導體器件的性能及良品率。

發明內容

基于此，有必要針對上述背景技術中的問題，提供一種半導體結構的制備方法及半導體結構，避免產生因STI結構中的氧化物層被過度刻蝕造成缺陷的情況，有效地提高了制成半導體器件的性能及良品率。

為實現上述目的及其他相關目的，本申請的一方面提供一種半導體結構制備方法，包括如下步驟：

提供襯底，于所述襯底內形成溝槽結構；

于所述溝槽結構內形成第一介質層，所述第一介質層的頂面低于所述溝槽結構的頂面；

于所述溝槽結構內形成保護層，所述保護層至少覆蓋所述第一介質層的表面及所述溝槽結構的部分側壁。

于上述實施例中的半導體結構制備方法中，首先于襯底內形成溝槽結構，然后于所述溝槽結構內形成第一介質層，并設置所述第一介質層的頂面低于所述溝槽結構的頂面，以在所述溝槽結構內形成至少覆蓋所述第一介質層的表面及所述溝槽結構的部分側壁的保護層，使得所述保護層覆蓋并保護所述溝槽結構的頂部側壁，避免在STI結構的制備過程中或使用STI結構制備其他半導體結構的過程中，采用的濕法刻蝕工藝或者其他腐蝕工藝對STI結構中的氧化物層過度刻蝕，從而有效地提高了制成半導體器件的性能及良品率。

在其中一個實施例中，所述襯底包括陣列區及位于所述陣列區外圍的外圍區；所述溝槽結構包括第一溝槽結構、第二溝槽結構、第三溝槽結構及第四溝槽結構；所述第一溝槽結構及所述第二溝槽結構均位于所述陣列區內；所述第三溝槽結構及所述第四溝槽結構均位于所述外圍區內。

在其中一個實施例中，所述第一溝槽結構的寬度小于所述第二溝槽結構的寬度，且所述第一溝槽結構的深度小于所述第二溝槽結構的深度；所述第三溝槽結構的寬度小于所述第四溝槽結構的寬度，所述第三溝槽結構的深度及所述第四溝槽結構的深度與所述第二溝槽結構的深度均相同。

在其中一個實施例中，所述于所述溝槽結構內形成第一介質層的步驟包括：

于所述第一溝槽結構內、所述第二溝槽結構內、所述第三溝槽結構內、所述第四溝槽結構內及所述襯底的表面形成第一介質材料層，所述第一介質材料層填滿所述第一溝槽結構，并覆蓋所述第二溝槽結構、所述第三溝槽結構及所述第四溝槽結構的側壁及底部；

去除位于所述襯底的表面的所述第一介質材料層，并去除位于所述溝槽結構內的部分所述第一介質材料層，以形成所述第一介質層。