[發明專利]三維存儲器及其控制方法

有效

• 申請號: 202110004636.3
• 申請日: 2021-01-04
• 公開（公告）號: CN112614530B
• 公開（公告）日: 2022-04-01
• 發明（設計）人: 趙向南;關蕾;黃瑩;劉紅濤;宋雅麗
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: G11C16/26
• 分類號: G11C16/26;G11C16/08;G11C16/34;G11C5/14
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 駱希聰

一種三維存儲器的控制方法，三維存儲器包括多個存儲串和多條字線，每個存儲串包括多個存儲單元，每條字線與每個存儲串中位于相同高度的存儲單元相連，方法包括：確定進行驗證操作及讀取操作的目標字線；在驗證操作及讀取操作時分別對目標字線施加驗證電壓和讀取電壓，對與目標字線相鄰的第一字線組施加第一導通電壓，以及對與目標字線相鄰的第二字線組中的至少一部分字線施加小于第一導通電壓的第二導通電壓，目標字線連接的存儲單元連接于第一字線組及第二字線組連接的存儲單元之間；其中，與第一字線組中的字線相連的存儲單元在所述驗證操作時為未編程狀態，與第二字線組中的字線相連的存儲單元在所述驗證操作時為已編程狀態。

技術領域

本發明涉及一種三維存儲器的控制方法，該方法可以有效改善三維存儲器的讀取干擾。

背景技術

隨著技術的發展，半導體工業不斷尋求新的方式生產，以使得存儲器裝置中的每一存儲器裸片具有更多數目的存儲器單元。在非易失性存儲器中，例如NAND存儲器，增加存儲器密度的一種方式是通過使用垂直存儲器陣列，即3DNAND(三維NAND)存儲器；隨著集成度的越來越高，3D NAND存儲器已經從32層發展到64層，甚至更高的層數。

隨著市場對存儲密度的要求不斷提高，業界正在開發具有更多編程態的編程方法，以使每個物理存儲單元(cell)可以代表更多位(bit)信息。但是，更多的編程態的實現，對單個存儲單元的形成工藝以及多個存儲單元之間的分布均勻性具有更高的要求。因此，如何增大存儲單元的存儲密度，改善三維存儲器的性能，是當前亟待解決的技術問題。

發明內容

本發明所要解決的技術問題是提供一種三維存儲器的控制方法，該方法可以有效改善三維存儲器的讀取干擾。

本發明為解決上述技術問題而采用的技術方案是提供一種三維存儲器的控制方法，所述三維存儲器包括多個存儲串和多條字線，每個所述存儲串包括自上而下依次串聯的多個存儲單元，每條所述字線與每個所述存儲串中位于相同高度的存儲單元相連，所述方法包括：確定進行驗證操作及讀取操作的目標字線；在所述驗證操作及所述讀取操作時分別對所述目標字線施加驗證電壓和讀取電壓；在所述驗證操作及所述讀取操作時對與所述目標字線相鄰的第一字線組施加第一導通電壓；以及在所述驗證操作及所述讀取操作時對與所述目標字線相鄰的第二字線組中的至少一部分字線施加第二導通電壓，所述目標字線連接的所述存儲單元連接于所述第一字線組及所述第二字線組連接的所述存儲單元之間；其中，與所述第一字線組中的字線相連的存儲單元在所述驗證操作時為未編程狀態，與所述第二字線組中的字線相連的存儲單元在所述驗證操作時為已編程狀態，所述第二導通電壓小于所述第一導通電壓。

在本發明的一實施例中，當僅對所述第二字線組中的一部分字線施加所述第二導通電壓時，對所述第二字線組中未施加所述第二導通電壓的字線施加所述第一導通電壓。

在本發明的一實施例中，所述第二字線組中施加所述第二導通電壓的字線的數量為所述第二字線組中字線總數的80％至100％。

在本發明的一實施例中，所述第二字線組中施加所述第二導通電壓的字線為連續的字線。

在本發明的一實施例中，還包括對所述第二字線組中靠近所述目標字線的至少一個字線施加所述第一導通電壓，所述至少一個字線不在所述第二字線組中的所述至少一部分字線中。在本發明的一實施例中，所述第一導通電壓的大小為6V至8V。

在本發明的一實施例中，所述第二導通電壓的大小為5V至7V。

在本發明的一實施例中，所述第二導通電壓的大小為所述第一導通電壓的大小的85％至100％。

在本發明的一實施例中，所述編程為正向編程或反向編程。