[發明專利]具有選擇性電鍍通孔填料的互連結構

在審

• 申請號: 202080092348.1
• 申請日: 2020-11-17
• 公開（公告）號: CN114930518A
• 公開（公告）日: 2022-08-19
• 發明（設計）人: 喬納森·大衛·里德
• 申請（專利權）人: 朗姆研究公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/288;C25D5/02;C25D5/18;C25D3/50;C25D7/12
• 代理公司: 上海勝康律師事務所 31263
• 代理人: 樊英如;張靜

半導體設備的互連結構包含導電通孔以及阻擋層，該阻擋層襯于介電層與該導電通孔之間的界面。沿著形成在該介電層中的凹部的側壁選擇性地沉積該阻擋層。通過將例如銠、銥或鉑之類的導電材料選擇性地電鍍于該凹部的開口中而形成該導電通孔，其中該導電通孔從位于該凹部的底部的暴露金屬表面往上成長。該導電通孔包含具有低電子平均自由徑、低電阻率、以及高熔點的導電材料。該半導體設備的該互連結構具有降低的通孔電阻以及對電遷移和/或應力遷移的改善抗性。

通過引用并入

PCT申請表作為本申請的一部分與本說明書同時提交。如在同時提交的PCT申請表中所標識的本申請要求享有其權益或優先權的每個申請均通過引用全文并入本文且用于所有目的。

背景技術

半導體設備可以多層排列方式形成，且不同層中的導電結構通過一或更多個中間介電材料層而彼此絕緣。半導體設備中的導電結構的形成可使用鑲嵌或雙鑲嵌工藝來實現。溝槽和/或孔洞被蝕刻至介電材料中并且可襯有一或更多襯里層與阻擋層。導電材料可沉積在溝槽和/或孔洞中，以形成延伸穿過介電材料并且在導電結構之間提供電互連的通孔、觸點、或其他互連特征。

這里提供的背景描述是為了總體呈現本公開的背景的目的。當前指定的發明人的工作在其在此背景技術部分以及在提交申請時不能確定為現有技術的說明書的各方面中描述的范圍內既不明確也不暗示地承認是針對本公開的現有技術。

發明內容

本文提供了一種半導體設備的互連結構。該互連結構包含：第一金屬層；第二金屬層；以及介電層，其位于所述第一金屬層與所述第二金屬層之間。該互連結構還包含：導電通孔，其形成在所述介電層中，其中所述導電通孔位于所述第一金屬層與所述第二金屬層之間，其中所述導電通孔在所述第一金屬層與所述第二金屬層之間提供電互連。該互連結構還包含：阻擋層，其襯于所述導電通孔與所述介電層之間的界面，其中所述導電通孔包含導電材料，所述導電材料具有在室溫下等于或小于約10nm的電子平均自由徑以及在室溫下等于或小于約15μΩ-cm的體電阻率(a bulk electrical resistivity)。

在一些實施方案中，所述導電材料具有等于或大于約1700℃的熔點。在一些實施方案中，所述導電材料選自于由以下項所組成的群組：銠、銥和鉑。在一些實施方案中，所述的互連結構還包含：觸點插塞，其位于所述第一金屬層與所述導電通孔之間，其中所述觸點插塞包含鈷、鈀、或鎳，其中所述第一金屬層與所述第二金屬層中的每一者包含銅。在一些實施方案中，所述阻擋層接觸所述觸點插塞，或者與所述觸點插塞隔開等于或小于約1nm的距離。在一些實施方案中，所述阻擋層接觸所述第一金屬層，或者與所述第一金屬層隔開等于或小于約1nm的距離。在一些實施方案中，所述導電通孔的平均寬度或直徑介于約3nm與約12nm之間。

另一方面涉及一種用于制造半導體設備的互連結構的方法，所述方法包含下列步驟：接收襯底，所述襯底具有第一金屬層以及位于所述第一金屬層上方的介電層；將凹部蝕刻穿過所述介電層以暴露所述第一金屬層；在沿著所述凹部的側壁的所述介電層上沉積阻擋層；以及將導電材料選擇性地電鍍在位于所述凹部的底部的暴露金屬表面上，以在所述凹部中形成導電通孔，其中選擇性地電鍍所述導電材料從位于所述凹部的所述底部的所述暴露金屬表面往上進行。