[發明專利]用以提高2堆疊體3D PCM存儲器的數據吞吐量的編程和讀取偏置和訪問方案

有效

• 申請號: 202080003147.X
• 申請日: 2020-10-23
• 公開（公告）號: CN112470225B
• 公開（公告）日: 2022-12-09
• 發明（設計）人: 劉峻
• 申請（專利權）人: 長江先進存儲產業創新中心有限責任公司
• 主分類號: G11C16/08
• 分類號: G11C16/08;G11C16/24;G11C16/26
• 代理公司: 北京永新同創知識產權代理有限公司 11376
• 代理人: 劉健;張殿慧

一種用于訪問三維存儲器的存儲單元的方法，所述三維存儲器包括多個底部單元塊、多個頂部單元塊、耦合至底部單元塊的多條底部單元位線、耦合至頂部單元塊的多條頂部單元位線以及多條字線，所述多條字線耦合至位于這些字線以下的底部單元塊和位于這些字線以上的頂部單元塊中的每者。該方法包括通過對一條字線、底部單元位線中的一條位線和頂部單元位線中的一條位線進行偏置來一次訪問底部單元塊的存儲單元和頂部單元塊的存儲單元。

技術領域

概括地說，本公開內容涉及三維電子存儲器，并且更具體地，涉及提高在三維交叉點存儲器中的存儲單元訪問方案的吞吐量。

背景技術

通過改進工藝技術、電路設計、編程算法和制作工藝使平面存儲單元縮小到了更小的尺寸。然而，隨著存儲單元的特征尺寸接近下限，平面加工和制作技術變得更加困難，而且成本更加高昂。因而，平面存儲單元的存儲密度接近上限。三維(3D)存儲架構能夠解決平面存儲單元中的密度限制，并且用于訪問三維(3D)存儲架構的存儲單元的偏置方案能夠解決三維(3D)存儲架構的吞吐量限制。

發明內容

所公開的三維存儲器和偏置方案解決了現有技術的問題并且提供了更多益處。根據一方面，公開并且示出了一種用于3D X-Point存儲器的分布式陣列和CMOS(互補金屬氧化物半導體)架構。每個存儲片(memory tile) 的字線(WL)和位線(BL)解碼器被分解成各部分并且按照分布式模式布置。WL和BL解碼器區域的中央被連接在字線和位線的中央。TCBL(頂部單元位線)塊被偏移半個塊，以在BCBL(底部單元位線)塊之間與CMOS TCBL解碼器發生連接。BCBL塊、TCBL塊和BCWL(底部單元字線)塊被偏移以使面積利用率最大化。可以對選定WL和選定BL進行偏置以對位于該選定WL與BL之間的相交處的單元進行讀取或編程，由此對BCBL 塊和TCBL塊中的每者進行每次一個單元的訪問。因此，與現有技術系統相比極大地提高了陣列效率。

在另一方面當中，提供了一種用于訪問三維存儲器的存儲單元的方法。該方法可以包括：通過對第一部分字線中的一條字線、第一部分底部單元位線中的一條位線以及第一部分頂部單元位線中的一條位線進行偏置來訪問底部單元陣列的第一底部單元塊的存儲單元以及在底部單元陣列以上的頂部單元陣列的第一頂部單元塊的存儲單元；以及通過對第二部分字線中的一條字線、第二部分底部單元位線中的一條位線以及第二部分頂部單元位線中的一條位線進行偏置來訪問底部單元陣列的從第一底部單元塊偏移的第二底部單元塊的存儲單元以及頂部單元陣列的從第一頂部單元塊偏移的第二頂部單元塊的存儲單元。

在一些示例中，可以同時訪問第一底部單元塊和第一頂部單元塊的存儲單元，并且可以同時訪問第二底部單元塊和第二頂部單元塊的存儲單元。

在一些示例中，訪問單元塊的至少一個單元可以包括將耦合至該至少一個單元的字線的電壓提高到第一閾值以上并且將耦合至該至少一個單元的位線的電壓降低到第二閾值以下。

在一些示例中，第一閾值可以處于大約5到20V之間，并且第二閾值可以處于大約-20到-5V之間。

在一些示例中，每個未偏置字線可以具有大約2V的電壓，并且其中，每個未偏置位線可以具有大約2V的電壓。

在一些示例中，訪問存儲塊的至少一個單元可以包括使耦合至該存儲塊的每個未偏置字線的電壓保持在第一未偏置電壓值，并且使耦合至該存儲塊的每個未偏置位線的電壓保持在第二未偏置電壓值。

在一些示例中，第一未偏置電壓值可以為大約2V，并且其中，第二未偏置電壓值可以為大約2V。

在一些示例中，每個未偏置字線可以具有大約0V的電壓，并且其中，每個未偏置位線可以具有大約0V的電壓。

在一些示例中，訪問存儲單元可以包括從存儲單元讀取數據或者將數據編程至存儲單元中的至少一者。