[發明專利]用于形成三維存儲器件的方法

在審

• 申請號: 202080001428.1
• 申請日: 2020-07-07
• 公開（公告）號: CN112585754A
• 公開（公告）日: 2021-03-30
• 發明（設計）人: 張坤
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/1157
• 分類號: H01L27/1157;H01L27/11582
• 代理公司: 北京永新同創知識產權代理有限公司 11376
• 代理人: 楊錫勱;趙磊

公開了3D存儲器件以及用于形成其的方法的實施例。在一個示例中，公開了一種用于形成3D存儲器件的方法。依次形成在襯底上的犧牲層、在犧牲層上的第一停止層、在第一停止層上的具有N阱的P型摻雜半導體層、以及在P型摻雜半導體層上的介電堆疊層。形成各自垂直地延伸穿過介電堆疊層和P型摻雜半導體層、在第一停止層處停止的多個溝道結構。利用存儲堆疊層替換介電堆疊層，使得多個溝道結構中的每個溝道結構垂直地延伸穿過存儲堆疊層和P型摻雜半導體層。依次去除襯底、犧牲層和第一停止層，以暴露多個溝道結構中的每個溝道結構的端部。形成與多個溝道結構的端部接觸的導電層。

相關申請的交叉引用

本申請要求享受以下申請的優先權的權益：于2020年5月27日提交的名稱為“THREE-DIMENSIONAL MEMORY DEVICES”的國際申請No.PCT/CN2020/092499、于2020年5月27日提交的名稱為“METHODS FOR FORMING THREE-DIMENSIONAL MEMORY DEVICES”的國際申請No.PCT/CN2020/092501、于2020年5月27日提交的名稱為“THREE-DIMENSIONAL MEMORYDEVICES”的國際申請No.PCT/CN2020/092504、于2020年5月27日提交的名稱為“METHODSFOR FORMING THREE-DIMENSIONAL MEMORY DEVICES”的國際申請No.PCT/CN2020/092506、于2020年5月27日提交的名稱為“THREE-DIMENSIONAL MEMORY DEVICES”的國際申請No.PCT/CN2020/092512、以及于2020年5月27日提交的名稱為“METHODS FOR FORMINGTHREE-DIMENSIONAL MEMORY DEVICES”的國際申請No.PCT/CN2020/092513，所有這些申請的全部內容通過引用的方式并入本文。

技術領域

本公開內容的實施例涉及三維(3D)存儲器件以及其制造方法。

背景技術

通過改進工藝技術、電路設計、編程算法和制造工藝，將平面存儲單元縮放到較小的尺寸。然而，隨著存儲單元的特征尺寸接近下限，平面工藝和制造技術變得具有挑戰性并且成本高。結果，用于平面存儲單元的存儲密度接近上限。

3D存儲器架構可以解決平面存儲單元中的密度限制。3D存儲器架構包括存儲器陣列和用于控制去往和來自存儲器陣列的信號的外圍設備。

發明內容

本文公開了3D存儲器件和用于形成3D存儲器件的方法的實施例。

在一個示例中，公開了一種用于形成3D存儲器件的方法。依次形成在襯底上的犧牲層、在犧牲層上的第一停止層、在第一停止層上的具有N阱的P型摻雜半導體層、以及在P型摻雜半導體層上的介電堆疊層。形成各自垂直地延伸穿過介電堆疊層和P型摻雜半導體層、在第一停止層處停止的多個溝道結構。利用存儲堆疊層替換介電堆疊層，使得多個溝道結構中的每個溝道結構垂直地延伸穿過存儲堆疊層和P型摻雜半導體層。依次去除襯底、犧牲層和第一停止層，以暴露多個溝道結構中的每個溝道結構的端部。形成與多個溝道結構的端部接觸的導電層。

在另一示例中，公開了一種用于形成3D存儲器件的方法。依次形成在襯底上的犧牲層、在犧牲層上的第一導電層、在第一導電層上的具有N阱的P型摻雜半導體層、以及在P型摻雜半導體層上的介電堆疊層。形成各自垂直地延伸穿過介電堆疊層和P型摻雜半導體層、在第一導電層處停止的多個溝道結構。利用存儲堆疊層替換介電堆疊層，使得多個溝道結構中的每個溝道結構垂直地延伸穿過存儲堆疊層和P型摻雜半導體層。依次去除襯底、犧牲層、以及第一導電層的部分，以暴露多個溝道結構中的每個溝道結構的端部。形成與多個溝道結構的端部和第一導電層接觸的導電層。