[實(shí)用新型]一種時(shí)鐘信號控制系統(tǒng)

有效

• 申請?zhí)枺?/td>: 202022829107.0
• 申請日: 2020-11-27
• 公開（公告）號: CN213690370U
• 公開（公告）日: 2021-07-13
• 發(fā)明（設(shè)計(jì)）人: 周錦志
• 申請（專利權(quán)）人: 卡萊特云科技股份有限公司
• 主分類號: G06F1/04
• 分類號: G06F1/04
• 代理公司: 深圳國海智峰知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 44489
• 代理人: 劉軍鋒

1.一種時(shí)鐘信號控制系統(tǒng)，其特征在于，包括：FPGA芯片、無源信號產(chǎn)生模塊、上拉電阻、產(chǎn)生有源時(shí)鐘信號的有源信號產(chǎn)生模塊和驅(qū)動(dòng)所述無源信號產(chǎn)生模塊產(chǎn)生無源時(shí)鐘信號的PHY芯片；

所述FPGA芯片通過PHY信號管腳與PHY芯片連接，通過第一參考時(shí)鐘信號輸入管腳分別并聯(lián)所述上拉電阻、無源信號產(chǎn)生模塊和有源信號產(chǎn)生模塊；

所述上拉電阻的一端與所述第一參考時(shí)鐘信號輸入管腳連接，另一端與電壓輸出端連接，以上拉所述無源時(shí)鐘信號的電平。

2.根據(jù)權(quán)利要求1所述的時(shí)鐘信號控制系統(tǒng)，其特征在于，所述無源信號產(chǎn)生模塊包括：第一電阻和在所述PHY芯片的驅(qū)動(dòng)下產(chǎn)生無源時(shí)鐘信號的無源晶振，所述有源信號產(chǎn)生模塊包括：第二電阻和產(chǎn)生有源時(shí)鐘信號的有源晶振；

所述第一電阻的一端與所述第一參考時(shí)鐘信號輸入管腳連接，另一端通過所述FPGA芯片的第二時(shí)鐘參考管腳與所述無源晶振串聯(lián)；

所述第二電阻的一端與所述第一參考時(shí)鐘信號輸入管腳連接，另一端與所述有源晶振的有源時(shí)鐘信號輸出管腳串聯(lián)。

3.根據(jù)權(quán)利要求2所述的時(shí)鐘信號控制系統(tǒng)，其特征在于，所述第一電阻的大小為22Ω，選擇所述無源晶振產(chǎn)生的無源時(shí)鐘信號是否接入所述FPGA芯片中；

所述第二電阻的大小為0Ω，選擇所述有源晶振產(chǎn)生的有源時(shí)鐘信號是否接入所述PFGA芯片中。

4.根據(jù)權(quán)利要求2所述的時(shí)鐘信號控制系統(tǒng)，其特征在于，所述有源晶振的頻率大小為25MHZ。

5.根據(jù)權(quán)利要求1所述的時(shí)鐘信號控制系統(tǒng)，其特征在于，所述FPGA芯片中包括：對所述有源時(shí)鐘信號或無源時(shí)鐘信號進(jìn)行倍頻的鎖相環(huán)電路和對所述有源時(shí)鐘信號或無源時(shí)鐘信號進(jìn)行對齊的時(shí)鐘樹單元；

所述鎖相環(huán)電路的輸入端與所述第一參考時(shí)鐘輸入管腳連接，輸出端與所述時(shí)鐘樹單元的輸入端連接。

6.根據(jù)權(quán)利要求1所述的時(shí)鐘信號控制系統(tǒng)，其特征在于，所述電壓輸出端為3.3V的電源電壓。

7.根據(jù)權(quán)利要求1所述的時(shí)鐘信號控制系統(tǒng)，其特征在于，所述FPGA芯片中還包括：接收所述有源時(shí)鐘信號或無源時(shí)鐘信號的時(shí)鐘信號處理模塊，所述時(shí)鐘信號處理模塊的輸入端與所述第一參考時(shí)鐘輸入管腳連接。

8.根據(jù)權(quán)利要求7所述的時(shí)鐘信號控制系統(tǒng)，其特征在于，所述FPGA芯片中還包括：接收并存儲(chǔ)所述PHY芯片傳輸至FPGA芯片的視頻數(shù)據(jù)處理參數(shù)的flash存儲(chǔ)模塊。

9.根據(jù)權(quán)利要求8所述的時(shí)鐘信號控制系統(tǒng)，其特征在于，所述flash存儲(chǔ)模塊的存儲(chǔ)大小為32M。