[實用新型]一種時鐘信號控制系統有效

申請號：	202022829107.0	申請日：	2020-11-27
公開（公告）號：	CN213690370U	公開（公告）日：	2021-07-13
發明（設計）人：	周錦志	申請（專利權）人：	卡萊特云科技股份有限公司
主分類號：	G06F1/04	分類號：	G06F1/04
代理公司：	深圳國海智峰知識產權代理事務所(普通合伙) 44489	代理人：	劉軍鋒
地址：	518000 廣東省深圳市南山區西麗街道西麗社***	國省代碼：	廣東;44
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摘要：
搜索關鍵詞：	一種時鐘信號控制系統
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【說明書】：

本實用新型涉及一種時鐘信號控制系統，包括：FPGA芯片、無源信號產生模塊、上拉電阻、產生有源時鐘信號的有源信號產生模塊和驅動該無源信號產生模塊產生無源時鐘信號的PHY芯片；該FPGA芯片通過PHY信號管腳與PHY芯片連接，通過第一參考時鐘信號輸入管腳分別并聯該上拉電阻、無源信號產生模塊和有源信號產生模塊；該上拉電阻的一端與第一參考時鐘信號輸入管腳連接，另一端與電壓輸出端連接，以上拉該無源時鐘信號的電平。能夠通過上拉電阻上拉時鐘信號的電平保證FPGA芯片識別到振幅較高的時鐘信號，以及，將有源晶振作為在工作環境不穩定時啟用的備用參考時鐘來保證FPGA芯片始終能識別到穩定的參考時鐘。

技術領域

本實用新型涉及電路設計技術領域，具體涉及一種時鐘信號控制系統。

背景技術

目前，接收卡中的FPGA芯片接收時鐘信號時，通常是令該FPGA芯片與百兆網口對應的PHY芯片共用一個無源晶振，并且，由無源晶振將(無源)時鐘信號傳輸到百兆網口對應的PHY芯片，再由PHY芯片傳輸至FPGA芯片。但是，通過上述方法，在程序調試過程中，通常會出現FPGA芯片接收不到參考時鐘的情況。其主要原因是無源晶振被PHY芯片驅動后，產生的時鐘信號(傳輸至FPGA芯片的時鐘信號)振幅太低，FPGA芯片無法識別到參考時鐘也不能保證能識別到穩定的參考時鐘。因此本領域人員亟需尋找一種新的方案來解決上述的問題。

實用新型內容

本實用新型的目的在于針對現有技術的不足而提供一種時鐘信號控制系統。本實用新型的目的可以通過如下所述技術方案來實現。

本實用新型提供一種時鐘信號控制系統，包括：

FPGA芯片、無源信號產生模塊、上拉電阻、產生有源時鐘信號的有源信號產生模塊和驅動所述無源信號產生模塊產生無源時鐘信號的PHY芯片；

所述FPGA芯片通過PHY信號管腳與PHY芯片連接，通過第一參考時鐘信號輸入管腳分別并聯所述上拉電阻、無源信號產生模塊和有源信號產生模塊；

所述上拉電阻的一端與所述第一參考時鐘信號輸入管腳連接，另一端與電壓輸出端連接，以上拉所述無源時鐘信號的電平。

可選的，所述無源信號產生模塊包括：第一電阻和在所述PHY芯片的驅動下產生無源時鐘信號的無源晶振，所述有源信號產生模塊包括：第二電阻和產生有源時鐘信號的有源晶振；

所述第一電阻的一端與所述第一參考時鐘信號輸入管腳連接，另一端通過所述FPGA芯片的第二時鐘參考管腳與所述無源晶振串聯；

所述第二電阻的一端與所述第一參考時鐘信號輸入管腳連接，另一端與所述有源晶振的有源時鐘信號輸出管腳串聯。

可選的，所述第一電阻的大小為22Ω，選擇所述無源晶振產生的無源時鐘信號是否接入所述FPGA芯片中；

所述第二電阻的大小為0Ω，選擇所述有源晶振產生的有源時鐘信號是否接入所述PFGA芯片中。

可選的，所述有源晶振的頻率大小為25MHZ。