[實(shí)用新型]一種低靜態(tài)功耗抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存取存儲(chǔ)器

有效

• 申請(qǐng)?zhí)枺?/td>: 202022702053.1
• 申請(qǐng)日: 2020-11-20
• 公開(kāi)（公告）號(hào): CN213303651U
• 公開(kāi)（公告）日: 2021-05-28
• 發(fā)明（設(shè)計(jì)）人: 楊霆;齊春華
• 申請(qǐng)（專利權(quán)）人: 楊霆
• 主分類號(hào): G11C11/413
• 分類號(hào): G11C11/413
• 代理公司: 哈爾濱市松花江專利商標(biāo)事務(wù)所 23109
• 代理人: 高倩

一種低靜態(tài)功耗抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存取存儲(chǔ)器，解決了現(xiàn)有SRAM存儲(chǔ)器靜態(tài)功耗較高及易受到單粒子翻轉(zhuǎn)的影響的問(wèn)題，屬于集成電路技術(shù)領(lǐng)域。本實(shí)用新型采用12個(gè)晶體管，其中PMOS晶體管P1～P4和NMOS晶體管N1～N2為上拉晶體管，NMOS晶體管N3～N4、N7～N8為下拉晶體管，NMOS晶體管N5～N6為存取晶體管。這些上拉、下拉和存取晶體管形成四個(gè)存儲(chǔ)節(jié)點(diǎn)，即節(jié)點(diǎn)Q、QN、S1和S0。字線(WL)與存取晶體管的柵極相連，位線BL和BLN與存取晶體管的漏極(或源)相連。本實(shí)用新型的存儲(chǔ)器能夠正確地實(shí)現(xiàn)讀、寫(xiě)和保持操作，且使四個(gè)節(jié)點(diǎn)存在抗單粒子翻轉(zhuǎn)恢復(fù)機(jī)制，實(shí)現(xiàn)低靜態(tài)功耗抗多節(jié)點(diǎn)翻轉(zhuǎn)。

技術(shù)領(lǐng)域

本實(shí)用新型涉及一種低靜態(tài)功耗抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存取存儲(chǔ)器，屬于集成電路技術(shù)領(lǐng)域。

背景技術(shù)

靜態(tài)隨機(jī)存取存儲(chǔ)器(Static Random Access Memory，SRAM)作為高速緩存(cache)的重要組成部分，在現(xiàn)代嵌入式處理器中得到了廣泛的應(yīng)用。它在中央處理器(Central Processing Unit，CPU)和內(nèi)存之間的數(shù)據(jù)交互中起著重要的作用。這些數(shù)據(jù)交互是信息安全的關(guān)鍵，這就需要SRAM存儲(chǔ)器具有極高的可靠性。然而，隨著互補(bǔ)金屬氧化物半導(dǎo)體(Complementary Metal-Oxide-Semiconductor Transistor，CMOS)制造工藝進(jìn)入納米時(shí)代，SRAM存儲(chǔ)器越來(lái)越容易受到單粒子翻轉(zhuǎn)(Single Event Upset，SEU)的影響。SEU會(huì)導(dǎo)致電子系統(tǒng)出現(xiàn)故障，并且在一些關(guān)鍵的存儲(chǔ)器應(yīng)用(如衛(wèi)星設(shè)備或心臟復(fù)律除顫器)中，這些軟錯(cuò)誤會(huì)引發(fā)致命錯(cuò)誤。因此，設(shè)計(jì)抗SEU加固SRAM存儲(chǔ)器已成為電子系統(tǒng)迫切需求。

目前研究人員已經(jīng)提出了幾種較為經(jīng)典的抗輻射設(shè)計(jì)SRAM存儲(chǔ)單元，如PS10T、NS10T和Quatro10T SRAM存儲(chǔ)單元。與傳統(tǒng)的6T存儲(chǔ)單元相比，這些SRAM存儲(chǔ)單元具有更強(qiáng)的抗單粒子翻轉(zhuǎn)能力。然而由于設(shè)計(jì)上的缺陷，這三種存儲(chǔ)單元只能對(duì)SEU形成部分免疫，即NS10T存儲(chǔ)單元只能抵抗從0到1的單粒子翻轉(zhuǎn)，PS10T存儲(chǔ)單元只能抵抗從1到0的單粒子翻轉(zhuǎn)，Quatro10T存儲(chǔ)單元只能抵抗從1到0的單粒子翻轉(zhuǎn)。為了進(jìn)一步增強(qiáng)存儲(chǔ)單元的抗單粒子翻轉(zhuǎn)能力，有人還提出了一種雙互鎖SRAM存儲(chǔ)單元(DICE)，該存儲(chǔ)單元能夠完全容忍發(fā)生在其任何一個(gè)節(jié)點(diǎn)上的SEU，因此在實(shí)際中得到了廣泛的應(yīng)用。但與6T SRAM單元相比，DICE存儲(chǔ)單元靜態(tài)功耗較高，且在90nm以下工藝中，由于電荷共享效應(yīng)的影響，DICE存儲(chǔ)單元的抗單粒子翻轉(zhuǎn)能力迅速下降。

發(fā)明內(nèi)容

針對(duì)現(xiàn)有SRAM存儲(chǔ)器靜態(tài)功耗較高及易受到單粒子翻轉(zhuǎn)的影響的問(wèn)題，本實(shí)用新型提供一種低靜態(tài)功耗抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存取存儲(chǔ)器。

本實(shí)用新型的一種低靜態(tài)功耗抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存取存儲(chǔ)器，包括PMOS晶體管P1～P4和NMOS晶體管N1～N8；

PMOS管P3的柵極、NMOS晶體管N3的柵極、NMOS晶體管N7的漏極、NMOS晶體管N8的柵極、NMOS晶體管N6的漏極和NMOS晶體管N2的源極同時(shí)連接，連接節(jié)點(diǎn)為QN；

PMOS管P4的柵極、NMOS管N8的漏極、NMOS晶體管N4的柵極、NMOS晶體管N7的柵極、NMOS晶體管N5的漏極和NMOS晶體管N1的源極同時(shí)連接,連接節(jié)點(diǎn)為Q；

PMOS管P3的漏極與PMOS管P1的源極連接，PMOS管P4的漏極與PMOS管P2的源極連接；

PMOS管P3的源極、PMOS管P4的源極、NMOS晶體管N1的漏極、NMOS晶體管N2的漏極與電源的正極同時(shí)連接；

PMOS管P1的柵極、PMOS管P2的漏極、NMOS管N2的柵極和NMOS晶體管N4的漏極同時(shí)連接,連接節(jié)點(diǎn)為S1；

PMOS管P2的柵極、PMOS管P1的漏極、NMOS管N1的柵極和NMOS晶體管N3的漏極同時(shí)連接,連接節(jié)點(diǎn)為S0；