[實用新型]一種單向半導體放電管及雙向半導體放電管

有效

• 申請號: 202022356951.6
• 申請日: 2020-10-21
• 公開（公告）號: CN213752708U
• 公開（公告）日: 2021-07-20
• 發明（設計）人: 單少杰;蘇海偉;魏峰;王帥;張英鵬;范煒盛
• 申請（專利權）人: 上海維安半導體有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L27/07
• 代理公司: 上海申新律師事務所 31272
• 代理人: 黨蕾

1.一種單向半導體放電管，其特征在于，包括：

相互并聯的第一TSS器件及第一TVS器件；

其中，包括

一P型摻雜的第一半導體襯底，所述第一半導體襯底上表面設置有一預定深度的第一N型摻雜區，所述第一半導體襯底下表面設置有一所述預定深度的第二N型摻雜區；

一第一TSS器件區域；

一第一TVS器件區域，設置于所述第一TSS器件區域的一側；

所述第一TSS器件區域與所述第一TVS器件區域通過所述第一N型摻雜區及所述第二N型摻雜區實現并聯。

2.根據權利要求1所述的單向半導體放電管，其特征在于，所述第一TSS器件包括一PNP型的第一三極管及一NPN型的第二三極管，所述第一三極管的發射極形成所述第一TSS器件的第一電極，所述第一三極管的基極連接所述第二三極管的集電極并進一步連接所述第一TVS器件的第一電極，所述第一三極管的集電極連接所述第二三極管的基極，所述第二三極管的發射極并聯所述第一TVS器件的第二電極。

3.根據權利要求2所述的單向半導體放電管，其特征在于，所述第一N型摻雜區中設置有至少一個第一P+摻雜區，至少一個所述第一P+摻雜區頂部與所述第一半導體襯底上表面齊平且深度小于所述第一N型摻雜區，每個所述第一P+摻雜區之間具有間隙；

所述第二N型摻雜區中對應至少一個所述第一P+摻雜區的位置，設置有一第一N+++摻雜區，所述第一N+++摻雜區底部與所述第一半導體襯底下表面齊平且高度小于所述第二N型摻雜區；

至少一個所述第一P+摻雜區，所述第一N型摻雜區，所述第一半導體襯底的對應區域形成所述第一三極管；

所述第一N型摻雜區，所述第一半導體襯底的對應區域，所述第二N型摻雜區及所述第一N+++摻雜區形成所述第二三極管。

4.根據權利要求2所述的單向半導體放電管，其特征在于，所述第一TVS器件為一NPN型的第三三極管，所述第三三極管的集電極形成所述第一TVS器件的第一電極，所述第三三極管的發射極形成所述第一TVS器件的第二電極。

5.根據權利要求4所述的單向半導體放電管，其特征在于，所述第一N型摻雜區中設置有一第一N+摻雜區，所述第一N+摻雜區內設置有一第一N++摻雜區，所述第一N++摻雜區頂部與所述第一N+摻雜區頂部及所述第一半導體襯底上表面齊平，所述第一N++摻雜區深度大于所述第一N型摻雜區并小于所述第一N+摻雜區；

所述第二N型摻雜區中對應所述第一N+摻雜區的位置，設置有一第二N+摻雜區，所述第二N+摻雜區內設置有一第二N++摻雜區，所述第二N++摻雜區底部與所述第二N+摻雜區底部及所述第一半導體襯底下表面齊平，所述第二N++摻雜區高度大于所述第一N型摻雜區并小于所述第二N+摻雜區；

所述第一N+摻雜區底部與所述第二N+摻雜區頂部之間具有間隙；

所述第一N++摻雜區，所述第一N+摻雜區，所述第一半導體襯底的對應位置，所述第二N+摻雜區及所述第二N++摻雜區形成所述第三三極管。

6.根據權利要求3所述的單向半導體放電管，其特征在于，相鄰的所述第一P+摻雜區之間設置一第二N+++摻雜區，所述第二N+++摻雜區的頂部與所述第一半導體襯底的頂部齊平且所述第二N+++摻雜區的高度小于所述第一N摻雜區，所述第二N+++摻雜區與所述第一P+摻雜區通過金屬電極導通。

7.根據權利要求1所述的單向半導體放電管，其特征在于，還包括一第一絕緣鈍化層，覆蓋于所述第一TSS器件區域、所述第一TVS器件區域的表面。

8.根據權利要求1所述的單向半導體放電管，其特征在于，所述第一TVS器件為帶有負阻的TVS器件；

所述第一TVS器件的擊穿電壓為10V-100V。