[實用新型]一種高電源抑制比帶隙基準電路

有效

• 申請號: 202022237313.2
• 申請日: 2020-10-10
• 公開（公告）號: CN213634243U
• 公開（公告）日: 2021-07-06
• 發明（設計）人: 李得全;夏群兵;胡海軍
• 申請（專利權）人: 深圳市愛協生科技有限公司
• 主分類號: G05F1/46
• 分類號: G05F1/46;G05F1/575
• 代理公司: 北京科家知識產權代理事務所(普通合伙) 11427
• 代理人: 宮建華

本實用新型公開了一種高電源抑制比帶隙基準電路，包括參考電壓產生電路、偏置電壓產生電路和粗校準電路，參考電壓產生電路由4個三極管：Q0、Q1、Q2、Q3，電流鏡負載：P1、P2、P3、P9、P10、P11、N1、N2、N3，電阻：R0、R1，補償電容C0組成；偏置電壓產生電路由P0、P8、N0組成；粗校準電路由4個控制管：P4、P6、P12、P13，2個電流復制管：P5、P7組成；本實用新型可實現在相同功耗下，電阻面積節約1/3；在相同頻率下，將電源抑制比提高10dB，且采用電流校準結構和傳統電阻校準結構結合進行溫度系數調整，進一步減小電阻面積，具有較低工藝成本，結構簡單，溫度系數較低等優點。

技術領域

本實用新型涉及電路技術領域，具體為一種高電源抑制比帶隙基準電路。

背景技術

帶隙基準參考源是當今大規模模擬集成電路以及數模混合電路必不可少的部分。具有廣泛的應用領域，如：在數模轉換器中為其提供穩定準確的電壓基準，在數字通信中，作為系統測量和校準的依據。

常見的帶隙基準電路有兩種，一種是以電流鏡做負載的，一種是以利用單位增益緩沖器產生基準。由于單位增益緩沖器需要占據很大的芯片面積，這不利于生產成本的降低。此外，由于工藝變化和失調電壓等因素的影響，實際制造出的基準電壓輸出的參考電壓溫度系數不理想。

以電流鏡為負載的帶隙基準電路相對來說可大大減少面積，節約生產成本。但是，此類結構相對較低的電源抑制比一直是一個待解決的問題。

如何提高以電流鏡為負載的帶隙基準電路的電源抑制比，成為本領域技術人員需要迫切解決的問題。

實用新型內容

本實用新型的目的在于提供一種高電源抑制比帶隙基準電路，具有較低工藝成本，對工藝水平要求低，結構簡單，溫度系數較低等優點，以解決上述背景技術中提出的問題。

為實現上述目的，本實用新型提供如下技術方案：

一種高電源抑制比帶隙基準電路，包括參考電壓產生電路、偏置電壓產生電路和粗校準電路，參考電壓產生電路由4個三極管：Q0、Q1、Q2、Q3，電流鏡負載：P1、P2、P3、P9、P10、P11、N1、N2、N3，電阻：R0、R1，補償電容C0組成；偏置電壓產生電路由P0、P8、N0組成；粗校準電路由4個控制管：P4、P6、P12、P13，2個電流復制管：P5、P7組成；

在參考電壓產生電路中，P1、P2、P3的漏極并聯在電壓總線VDD上，P1 的源極與P9的漏極相連，P9的源極與N1的漏極相連；P2的源極與P10的漏極相連，P10的源極與N2的漏極相連；P3的源極與P11的漏極相連，P11的源極與N3的漏極相連，N3的源極與N1的源極連接后并聯在R0上，R0的另一端與Q2的集電極連接；Q0、Q1、Q2和Q3的發射極以及補償電容C0并聯在電源線上，C0的另一端與N1的柵極連接后并聯到N2的漏極上，N2的源極連接在Q1的集電極上，N2的柵極和N3的柵極并聯在N0柵極與P11源極的連接線上；Q3的集電極還與R1相連，R1的另一端連接在電壓輸出線VOUT上；

在偏置電壓產生電路中，P0的漏極并聯在電壓總線VDD上，P0的源極與 P8的漏極連接，P8的源極與N0的漏極連接，N0的源極與Q0的集電極串聯；其中，P8和P0的柵極并聯在P11的柵極上；

在粗校準電路中，P4、P5、P6、P7的漏極并聯在電壓總線VDD上，P4的源極與P12的漏極連接，P5的柵極并聯在P4與P12的連接線上，P5的源極連接在電壓輸出線VOUT上；P6的源極與P13的漏極連接，P7的柵極并聯在 P6與P13的連接線上，P7的源極連接在電壓輸出線VOUT上；其中，P12和 P13的源極連接后并聯至P1柵極與P9漏極的連接線上，該連接線上還與P2、 P3的柵極并聯。

進一步的，控制管：P4、P6、P12、P13的溝道長度取最小值，W取最大值。

進一步的，4個三極管：Q0、Q1、Q2、Q3選用NPN型。