[實用新型]一種高電源抑制比帶隙基準電路

有效

• 申請號: 202022237313.2
• 申請日: 2020-10-10
• 公開（公告）號: CN213634243U
• 公開（公告）日: 2021-07-06
• 發明（設計）人: 李得全;夏群兵;胡海軍
• 申請（專利權）人: 深圳市愛協生科技有限公司
• 主分類號: G05F1/46
• 分類號: G05F1/46;G05F1/575
• 代理公司: 北京科家知識產權代理事務所(普通合伙) 11427
• 代理人: 宮建華

1.一種高電源抑制比帶隙基準電路，包括參考電壓產生電路、偏置電壓產生電路和粗校準電路，其特征在于，參考電壓產生電路由4個三極管：Q0、Q1、Q2、Q3，電流鏡負載：P1、P2、P3、P9、P10、P11、N1、N2、N3，電阻：R0、R1，補償電容C0組成；偏置電壓產生電路由P0、P8、N0組成；粗校準電路由4個控制管：P4、P6、P12、P13，2個電流復制管：P5、P7組成；

在參考電壓產生電路中，P1、P2、P3的漏極并聯在電壓總線VDD上，P1的源極與P9的漏極相連，P9的源極與N1的漏極相連；P2的源極與P10的漏極相連，P10的源極與N2的漏極相連；P3的源極與P11的漏極相連，P11的源極與N3的漏極相連，N3的源極與N1的源極連接后并聯在R0上，R0的另一端與Q2的集電極連接；Q0、Q1、Q2和Q3的發射極以及補償電容C0并聯在電源線上，C0的另一端與N1的柵極連接后并聯到N2的漏極上，N2的源極連接在Q1的集電極上，N2的柵極和N3的柵極并聯在N0柵極與P11源極的連接線上；Q3的集電極還與R1相連，R1的另一端連接在電壓輸出線VOUT上；

在偏置電壓產生電路中，P0的漏極并聯在電壓總線VDD上，P0的源極與P8的漏極連接，P8的源極與N0的漏極連接，N0的源極與Q0的集電極串聯；其中，P8和P0的柵極并聯在P11的柵極上；

在粗校準電路中，P4、P5、P6、P7的漏極并聯在電壓總線VDD上，P4的源極與P12的漏極連接，P5的柵極并聯在P4與P12的連接線上，P5的源極連接在電壓輸出線VOUT上；P6的源極與P13的漏極連接，P7的柵極并聯在P6與P13的連接線上，P7的源極連接在電壓輸出線VOUT上；其中，P12和P13的源極連接后并聯至P1柵極與P9漏極的連接線上，該連接線上還與P2、P3的柵極并聯。

2.如權利要求1所述的一種高電源抑制比帶隙基準電路，其特征在于：控制管：P4、P6、P12、P13的溝道長度取最小值，W取最大值。

3.如權利要求1所述的一種高電源抑制比帶隙基準電路，其特征在于，4個三極管：Q0、Q1、Q2、Q3選用NPN型。