[實用新型]一種溝槽MOSFET結構

有效

• 申請號: 202022101136.5
• 申請日: 2020-09-22
• 公開（公告）號: CN213026140U
• 公開（公告）日: 2021-04-20
• 發明（設計）人: 潘光燃;胡瞳騰
• 申請（專利權）人: 深圳市芯電元科技有限公司
• 主分類號: H01L29/786
• 分類號: H01L29/786;H01L29/06
• 代理公司: 深圳市中融創智專利代理事務所(普通合伙) 44589
• 代理人: 葉垚平;李立

本實用新型公開了一種溝槽MOSFET結構，包括襯底和外延層，所述外延層設置在所述襯底上，所述外延層上設置有溝槽、柵氧化層和多晶硅，所述柵氧化層設置在所述溝槽的表面，所述多晶硅設置在所述柵氧化層的表面且所述多晶硅填充溝槽，所述外延層的表層設置有第一摻雜區和第二摻雜區，所述第二摻雜區設置在所述溝槽的外表面，所述第一摻雜區與柵氧化層的間隔距離等于第二摻雜區的寬度，所述第二摻雜區的摻雜濃度小于所述第一摻雜區的摻雜濃度。本實用新型提供的溝槽MOSFET的結構具有更小的單位面積導通電阻、成本更低等優點。

技術領域

本實用新型涉及半導體技術領域，尤其涉及一種溝槽MOSFET結構。

背景技術

MOSFET芯片是一種分立器件，屬于半導體功率器件范疇，與集成電路同屬于半導體芯片領域，MOSFET的最關鍵指標參數包括擊穿電壓(特指漏源擊穿電壓)、導通電阻和閾值電壓(口語中也稱之為開啟電壓)，通常情況下，擊穿電壓越大越好，導通電阻越小越好。為實現其標稱的擊穿電壓，MOSFET芯片內部結構中都采用特定電阻率、特定厚度的外延層來承壓，通常所需實現的擊穿電壓越高，外延層的電阻率或(和)厚度也就越大，芯片的單位面積的導通電阻隨之也越大，所以說，單位面積的導通電阻與擊穿電壓是一對互為矛盾的參數；最大程度的減小MOSFET芯片的導通電阻，是芯片研發工程師最重要的工作之一，為減小MOSFET芯片的導通電阻，最直接的方法是增大芯片的面積，但這種方法也最直接的增加了芯片的成本，所以說，最大程度的改善單位面積的導通電阻，才是芯片研發工程師的職責所在。

現有技術的缺點：溝槽MOSFET結構如圖2所示，體區和外延層構成PN結(稱之為體區結)，多晶硅柵、柵氧化層和外延層構成M-O-S電容，當漏端承受高電位時，所述PN結和所述M-O-S電容都處于反偏狀態，在PN結和M-O-S電容的交接位置(圖2中圓圈標識的區域)，電場比較集中，MOSFET容易在此位置發生擊穿；在此情況下為實現目標擊穿電壓，需要采用電阻率或(和)厚度比較大的外延層，所以芯片的單位面積導通電阻受此因素影響而做不小，需要較大的芯片面積才能實現目標導通電阻，芯片成本較高。

實用新型內容

本實用新型提供了一種溝槽MOSFET結構，旨在解決芯片單位面積的導通電阻大的問題。

根據本申請實施例，提供了一種溝槽MOSFET結構，包括襯底和外延層,所述外延層設置在所述襯底上，所述外延層上設置有溝槽、柵氧化層和多晶硅，所述柵氧化層設置在所述溝槽的表面，所述多晶硅設置在所述柵氧化層的表面且所述多晶硅填充溝槽，所述外延層的表層設置有第一摻雜區和第二摻雜區，所述第二摻雜區設置在所述溝槽的外表面，所述第一摻雜區與柵氧化層的間隔距離等于第二摻雜區的寬度，所述第二摻雜區的摻雜濃度小于所述第一摻雜區的摻雜濃度。

優選地，所述外延層的表層設置有第三摻雜區，所述第三摻雜區的深度小于所述第一摻雜區的深度，所述第三摻雜區的深度小于所述第二摻雜區的深度。

優選地，所述襯底的下表層為MOSFET的漏，所述多晶硅為MOSFET的柵，所述第三摻雜區為MOSFET的源區，所述第一摻雜區和所述第二摻雜區構成MOSFET的體區。

優選地，所述襯底為N型襯底，所述外延層為N型外延層，所述第一摻雜區為第一P型摻雜區，所述第二摻雜區為第二P型摻雜區，所述第三摻雜區為N型摻雜區。

優選地，所述襯底為P型襯底，所述外延層為P型外延層，所述第一摻雜區為第一N型摻雜區，所述第二摻雜區為第二N型摻雜區，所述第三摻雜區為P型摻雜區。

優選地，所述溝槽的深度小于所述外延層的厚度。

優選地，所述第一摻雜區的深度、第二摻雜區的深度小于所述溝槽的深度。

優選地，所述第二摻雜區的寬度為0.2-0.5微米。

優選地，所述第三摻雜區的深度為0.15-0.4微米。