[實用新型]異構多核處理器的時鐘模塊和異構多核處理系統

有效

• 申請號: 202021835688.2
• 申請日: 2020-08-28
• 公開（公告）號: CN213582080U
• 公開（公告）日: 2021-06-29
• 發明（設計）人: 顏軍;黃仕林;顏志宇;龔永紅;唐芳福;張業強
• 申請（專利權）人: 珠海歐比特宇航科技股份有限公司
• 主分類號: G06F1/3234
• 分類號: G06F1/3234;G06F1/10
• 代理公司: 廣州嘉權專利商標事務所有限公司 44205
• 代理人: 鄭晨鳴

本實用新型公開了一種異構多核處理器的時鐘模塊和異構多核處理系統，包括多個第一IP時鐘域，第二IP時鐘域；其中，第一IP時鐘域和第二IP時鐘域均包括鎖相環單元、第一分頻器、第一時鐘門控單元和第一時鐘切換單元，第一分頻器和第一時鐘門控單元串聯連接后的第一端與鎖相環單元的連接，第一分頻器和第一時鐘門控單元串聯后的第二端與第一時鐘切換單元連接，第一時鐘切換單元用于輸出相應的時鐘信號或者通過至少一個第二分頻器輸出相應的時鐘信號。第一IP時鐘域和第二IP時鐘域提供相應的時鐘信號，滿足高速IP和低速IP的時鐘信號需求，第一分頻器和第二分頻器可對時鐘信號進行分頻或升降頻，當高速IP和低速IP閑置時，可實現降頻運行，以降低功耗。

技術領域

本實用新型涉及多核系統技術領域，特別涉及一種異構多核處理器的時鐘模塊和異構多核處理系統。

背景技術

人工智能將推動新一輪計算革命，其中深度學習需要海量數據并行運算，傳統計算架構無法支撐深度學習的大規模并行計算需求。為了拓展單芯片的功能性，往往采取異構多核的體系架構。現有部分異構多核人工智能芯片實現了ARM (Advanced RISCMachines，進階精簡指令集機器)處理器與SPARC(Scalable Processor ARChitecture，可擴充處理器架構)處理器同在一片芯片上的結構，在該芯片中存在許多高速IP(Intellectual Property core，知識產權核)和低速IP，為了滿足不同速率IP的時鐘需求，需要設計一種低功耗的時鐘模塊。

實用新型內容

本實用新型旨在至少解決現有技術中存在的技術問題之一。為此，本實用新型提出一種異構多核處理器的時鐘模塊和異構多核處理系統，能夠滿足不同IP 的工作頻率和升降頻的需求。

第一方面，根據本實用新型實施例的異構多核處理器的時鐘模塊，包括多個第一IP時鐘域，分別用于輸出相應的第一時鐘信號；第二IP時鐘域，用于輸出至少一個第二時鐘信號，所述第二時鐘信號的頻率低于所述第一時鐘信號；其中，所述第一IP時鐘域和所述第二IP時鐘域均包括鎖相環單元、第一分頻器、第一時鐘門控單元和第一時鐘切換單元，所述鎖相環單元的輸入端用于接收第一外部時鐘信號，所述第一分頻器和所述第一時鐘門控單元串聯連接后的第一端與所述鎖相環單元的輸出端連接，所述第一分頻器和所述第一時鐘門控單元串聯后的第二端與所述時鐘切換單元的第一輸入端連接，所述第一時鐘切換單元的第二輸入端用于接收所述第一外部時鐘信號，所述第一時鐘切換單元的輸出端用于輸出相應的時鐘信號或者通過至少一個第二分頻器輸出相應的時鐘信號。

根據本實用新型的一些實施例，所述第一IP時鐘域為ARM時鐘域、SPARC 時鐘域、AI(人工智能)時鐘域、多媒體時鐘域、RapidIO(接口類型的一種) 時鐘域、攝像頭連接時鐘域或以太網時鐘域。

根據本實用新型的一些實施例，在所述ARM時鐘域中，所述第二分頻器的數量為三個，三個所述第二分頻器分別用于10分頻、4分頻和2分頻。

根據本實用新型的一些實施例，在所述第二IP時鐘域中，所述第二分頻器還連接有第二時鐘門控單元。

根據本實用新型的一些實施例，所述第二時鐘門控單元還連接有第二時鐘切換單元，并連接于所述第二時鐘切換單元的第一輸入端，所述第二時鐘切換單元的第二輸入端與所述第一時鐘切換單元的輸出端連接，所述第二時鐘切換單元的輸出端用于輸出相應的所述第一時鐘信號。

根據本實用新型的一些實施例，異構多核處理器的時鐘模塊還包括實時時鐘域，所述實時時鐘域包括片內振蕩器和RTC單元，所述片內振蕩器的輸入端用于接收第二外部時鐘信號，所述片內振蕩器的輸出端與所述RTC單元連接。

第二方面，根據本實用新型實施例的異構多核處理系統，包括上述的異構多核處理器的時鐘模塊以及多個IP，每個IP的時鐘信號端與對應的IP時鐘域連接。

根據本實用新型實施例的一個或多個技術方案，至少具有如下有益效果：