[實用新型]一種主從可配置的Hart接口電路

有效

• 申請?zhí)枺?/td>: 202021085302.0
• 申請日: 2020-06-12
• 公開（公告）號: CN211930788U
• 公開（公告）日: 2020-11-13
• 發(fā)明（設計）人: 周國順;李崧
• 申請（專利權）人: 大連東軟信息學院
• 主分類號: H04Q1/02
• 分類號: H04Q1/02
• 代理公司: 大連至誠專利代理事務所(特殊普通合伙) 21242
• 代理人: 涂文詩;鄧珂

1.一種主從可配置的Hart接口電路，其特征在于，包括：Hart從模式電路、Hart主模式電路、Hart信號濾波電路、Hart調制解調器、主控器以及電源電路；其中所述Hart從模式電路，其一端電連接Hart從終端的接線端，另一端電連接Hart調制解調器；所述Hart主模式電路，其一端電連接Hart主終端的接線端，另一端電連接Hart調制解調器；所述Hart信號濾波電路與所述Hart調制解調器電連接；所述Hart調制解調器電連接所述主控器。

2.根據(jù)權利要求1所述的主從可配置的Hart接口電路，其特征在于，所述Hart調制解調器與主控器之間通過UART接口以及SPI接口實現(xiàn)連接。

3.根據(jù)權利要求1所述的主從可配置的Hart接口電路，其特征在于，所述Hart調制解調器采用NCN5193 CMOS調制解調器。

4.根據(jù)權利要求3所述的主從可配置的Hart接口電路，其特征在于，所述Hart主模式電路包括：第一電阻R16、第二電阻R17、第三電阻R18、第四電阻R19、第五電阻R20、第六電阻R21、第七電阻R22、第一PNP晶體管Q2、第一模擬開關U2、第一電容C8、第二電容C9、第一運算放大器AS2A；其中，所述第一電阻R16一端連接RTS引腳，另一端連接第一PNP晶體管Q2的基極；所述第一PNP晶體管Q2的發(fā)射極連接電源，集電極連接第一運算放大器AS2A的同相輸入端；所述第二電阻R17一端連接第一PNP晶體管Q2的集電極，另一端接地；所述第五電阻R20一端連接ARTF引腳，另一端連接第一運算放大器AS2A的同相輸入端；所述第一運算放大器AS2A的反相輸入端接地，其輸出端連接第一模擬開關U2的動端；第一模擬開關U2其中一個不動端經(jīng)由第一電容C8連接Hart主終端的LOOP+接線端，另一不動端連接第一PNP晶體管Q2的集電極；所述第三電阻R18一端連接ADC引腳，另一端連接Hart主終端的LOOP+接線端；所述第四電阻R19一端連接所述第三電阻R18，另一端連接Hart主終端的LOOP-接線端；所述第六電阻R21一端經(jīng)由第七電阻R22連接T×AM引腳；所述第二電容C9一端連接所述第一運算放大器AS2A的輸出端，另一端連接所述第一運算放大器AS2A的反相輸入端。

5.根據(jù)權利要求4所述的主從可配置的Hart接口電路，其特征在于，所述Hart從模式電路包括第八電阻R9、第九電阻R10、第十電阻R11、第十一電阻R12、第十二電阻R13、第十三電阻R14、第十四電阻R15、第一NPN晶體管Q1、第三電容C5、第四電容C6、第五電容C7以及第二運算放大器AS1A；其中，所述第八電阻R9一端經(jīng)由所述第三電容C5連接T×AS引腳，另一端連接第二運算放大器AS1A的同相輸入端；所述第二運算放大器AS1A的輸出端連接第一NPN晶體管Q1的基極，其同相輸入端連接電源，反相輸入端接地；所述第一NPN晶體管Q1的集電極連接Hart從終端的LOOP+接線端，其發(fā)射極經(jīng)由第十電阻R11和第十一電阻R12連接Hart從終端的LOOP-接線端；所述第十電阻R11一端連接所述第一NPN晶體管Q1的發(fā)射極，另一端連接第十一電阻R12；所述第十一電阻R12一端接地，另一端連接Hart從終端的LOOP-接線端；所述第四電容C6一端連接第二運算放大器AS1A的反相輸入端，另一端連接第二運算放大器AS1A的輸出端；所述第九電阻R10一端連接第二運算放大器AS1A的反相輸入端，另一端經(jīng)由第十二電阻R13連接Hart從終端的LOOP-接線端；所述第十三電阻R14一端連接DAC引腳，另一端連接第十四電阻R15，所述第十四電阻R15另一端連接第十二電阻R13；所述第五電容C7一端分別連接所述第十三電阻R14與第十四電阻R15，另一端接地。

6.根據(jù)權利要求5所述的主從可配置的Hart接口電路，其特征在于，所述Hart接口電路還包括Hart主從模式配置電路。

7.根據(jù)權利要求1所述的主從可配置的Hart接口電路，其特征在于，所述Hart信號濾波電路采用帶通濾波器。