[實用新型]半導體存儲裝置

有效

• 申請號: 202021070914.2
• 申請日: 2020-06-11
• 公開（公告）號: CN212010971U
• 公開（公告）日: 2020-11-24
• 發明（設計）人: 張欽福;林昭維;朱家儀;馮立偉;童宇誠
• 申請（專利權）人: 福建省晉華集成電路有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 霍文娟

本實用新型公開了一種半導體存儲裝置，半導體存儲裝置包含一基底；多個主動區；以及多個位線。各主動區位于基底上。位線相互平行地沿著第一方向間隔地設置在基底上，位線橫跨主動區，其中各位線具有相對的第一端與第二端，位線的第一端及第二端呈錯位排列且分別具有不同的長度。該半導體存儲裝置的位線結構可提升后續插塞形成的制作工藝空間，進而改善插塞的接觸電阻。

技術領域

本實用新型涉半導體領域，尤其是涉及一種半導體存儲裝置。

背景技術

隨著各種電子產品朝小型化發展之趨勢，動態隨機存儲器 (dynamic randomaccess memory,DRAM)單元的設計也必須符合高集成度及高密度之要求。對于一具備凹入式閘極結構之DRAM單元而言，由于其可以在相同的半導體基底內獲得更長的載流子通道長度，以減少電容結構之漏電情形產生，因此在目前主流發展趨勢下，其已逐漸取代僅具備平面閘極結構之DRAM單元。

一般來說，具備凹入式閘極結構之DRAM單元會包含一晶體管元件與一電荷貯存裝置，以接收來自于位線及字線的電壓信號。然而，受限于工藝技術之故，現有具備凹入式閘極結構之DRAM單元仍存在有許多缺陷，還待進一步改良并有效提升相關存儲器元件之效能及可靠度。

實用新型內容

本實用新型之一目的在于提供一種半導體存儲裝置，其系借助自對準雙重圖案化工藝(self-aligned double patterning,簡稱SADP) 以及位線修整掩膜(bit linetrimming mask)形成多個位線。由此，多個位線的長度不同且兩端的間距亦對應地不同，使得半導體存儲裝置的位線結構可提升后續插塞形成的制作工藝空間(process window)，以改善插塞的接觸電阻(contact resistance,簡稱Rc)。

為達上述目的，本實用新型之一實施例提供一種半導體存儲裝置，其包含一基底、多個主動區，以及多個位線。多個主動區定義在位于所述基底上。多個位線相互平行地沿著一方向第一方向分隔地間隔地設置在所述基底上，所述位線橫跨所述主動區，其中各所述位線具有相對的第一端與第二端，所述位線的所述第一端及所述第二端呈錯位排列且分別具有不同的長度。

附圖說明

圖1至圖10繪示本實用新型優選實施例中半導體存儲裝置的形成方法示意圖；其中，

圖1為本實用新型的半導體存儲裝置的俯視示意圖；

圖2為圖1中沿著切線A-A’的剖面示意圖；

圖3為本實用新型的半導體存儲裝置形成插塞溝渠后的剖面示意圖；

圖4為本實用新型的半導體存儲裝置形成軸心體與側壁子后的俯視示意圖；

圖5為圖4中沿著切線A-A’的剖面示意圖；

圖6為本實用新型的半導體存儲裝置進行圖案化制作工藝后的剖面示意圖；

圖7為本實用新型的半導體存儲裝置形成位線后的俯視示意圖；

圖8為圖7中沿著切線A-A’的剖面示意圖；

圖9為本實用新型的半導體存儲裝置形成位線修整掩膜后的俯視示意圖；以及

圖10為本實用新型的半導體存儲裝置進行位線修整工藝后的俯視示意圖。

其中，附圖標記說明如下：