[實用新型]一種射頻芯片的襯底隔離結構

有效

• 申請號: 202021058349.8
• 申請日: 2020-06-10
• 公開（公告）號: CN211828775U
• 公開（公告）日: 2020-10-30
• 發明（設計）人: 張智;向祥林
• 申請（專利權）人: 蘇州羋圖光電技術有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06
• 代理公司: 蘇州智品專利代理事務所(普通合伙) 32345
• 代理人: 唐學青

本申請公開一種射頻芯片的襯底隔離結構。該襯底隔離結構的一側端上配置有襯底底盤，所述襯底底盤的外側依次間隔的配置有Ptap保護環、Ntap保護環及deep trench保護環，所述Ptap保護環以及Ntap保護環連接GND端，所述襯底底盤用于配置被保護電路。通過這樣的設計，首先經過ptap區域，通過低阻的Ptap保護環、Ntap保護環的路徑，將噪聲快速吸收轉移到GND中進而將噪聲泄放,同時通過配置于最外側的deep trench(即高阻隔離墻)保護環，加大了噪聲源與被保護電路之間的通路阻值，防止噪聲進入，有效地降低高頻噪聲對周圍器件的影響，做到更好的隔離。

技術領域

本申請射頻芯片技術領域，具體的涉及一種射頻芯片的襯底隔離結構。

背景技術

隨著光通信的迅猛發展，對射頻芯片提出了更高的要求，當前射頻芯片對noise要求特別高，其隔離大都采用DNW(Deep N-WELL)方式來隔離噪聲，如圖1、圖2所示，以減少襯底干擾。其阻抗Z＝R+i(ωL–1/(ωC))，但是隨著頻率的增加，結電容C11/C12的隔離效果越來越差，導通性越來越好，造成隔離效果越來越差。)另外，由于DNW的特殊性，一般DNW占用版圖面積較大；其用于10G頻率以上信號隔離效果較差；而且配置時面積大，這樣大面積的DNW有ANT(天線效應)的風險。

因此，需要一種具有新型的隔離結構，可以有效地減少高頻信號的干擾，滿足射頻芯片的要求。

實用新型內容

為克服上述缺陷，本申請的目的在于：提出一種有新的射頻芯片的襯底隔離結構，該隔離結構有效地減少高頻信號的干擾同時滿足射頻(10G頻率以上)場合的要求。

為解決上述技術問題，本申請采用如下技術方案：

一種射頻芯片的襯底隔離結構，其特征在于：包括襯底，所述襯底的一側配置有襯底底盤，所述襯底底盤上用以配置被保護電路，所述襯底底盤的外側依次間隔的配置有Ptap保護環、Ntap保護環及deep trench保護環，所述Ptap保護環以及Ntap保護環連接GND端。通過配置于最外側的deep trench保護環(也稱深槽隔離)，加大了噪聲源與被保護電路之間的通路阻值，防止噪聲進入。可以有效地較少高頻噪聲對周圍器件的影響。

在一實施方式中，所述被保護電路包括mos開關管、npn開關管、電阻及集成電感中的一種或其組合。

在一實施方式中，襯底呈圓柱狀或四方體狀。

在一實施方式中，所述Ptap保護環與所述Ntap保護環間配置有STI保護層，所述Ptap保護環的一端連接外置的所述GND端。

在一實施方式中，所述Ptap保護環的寬度介于5～10um。

在一實施方式中，所述Ntap保護環的寬度介于5～10um。

在一實施方式中，所述Ptap保護環與Ntap保護環之間的間距(間隔)≥5um。這樣的設計可防止噪聲進入，有效地降低高頻噪聲對周圍器件的影響。

在一實施方式中，所述Ptap保護環與deep trench保護環之間的間距(間隔)≥5um。這樣的設計可防止噪聲進入，有效地降低高頻噪聲對周圍器件的影響。

有益效果

相對于現有技術中的方案，本申請實施方式提出的襯底隔離結構可以有效地較少高頻噪聲對周圍器件的影響，同時減少DNW的制造，有利于減少成本。有效地減少高頻信號的干擾同時滿足射頻(10G頻率以上)場合的要求。

附圖說明

為了更清楚地說明本申請實施例中的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本申請的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其它的附圖，其中：