[實用新型]一種FPGA和PCIE電路中的時鐘恢復電路

有效

• 申請號: 202020901624.1
• 申請日: 2020-05-25
• 公開（公告）號: CN212341702U
• 公開（公告）日: 2021-01-12
• 發明（設計）人: 劉健;王海力
• 申請（專利權）人: 京微齊力(北京)科技有限公司
• 主分類號: G05B19/042
• 分類號: G05B19/042;H03L7/08
• 代理公司: 北京億騰知識產權代理事務所(普通合伙) 11309
• 代理人: 陳霽

本實用新型公開了一種FPGA和PCIE電路中的時鐘恢復電路，包括：FPGA、高速串口PCIE控制器和延遲鎖相環DLL；其中，FPGA和PCIE控制器之間進行數據信號傳輸；PCIE控制器在第一時鐘下工作；并將第一時鐘發送給DLL；第一時鐘經歷傳輸過程中的第一延遲，形成第二時鐘接入DLL；DLL對第二時鐘進行延遲和鎖相處理，得到第三時鐘，并將第三時鐘發送到FPGA；第三時鐘經歷傳輸過程中的第二延遲，形成第四時鐘接入FPGA；FPGA在第四時鐘下工作。采用DLL恢復出和第一時鐘同相位的本地時鐘，即第四時鐘。使來自PCIE控制器的遠程數據在FPGA內部使用與PCIE控制器中相同的時鐘信號進行處理。

技術領域

本實用新型涉及電路設計領域，尤其涉及一種FPGA和PCIE電路中的時鐘恢復電路。

背景技術

在FPGA和高速串口PCIE控制器組成的電子電路中，由于來自PCIE控制器的第一時鐘傳輸到FPGA內部電路，有一定距離，第一時鐘在本地會有一定的延時。來自PCIE控制器的遠程數據信號在FPGA本地必須在和遠程原始的第一時鐘同相位的時鐘下才能工作。因此必須恢復出和第一時鐘同相位的時鐘。

實用新型內容

本實用新型的目的在于采用DLL恢復出和第一時鐘同相位的本地時鐘。

為了達到上述目的，本實用新型公開了一種FPGA和PCIE電路中的時鐘恢復電路，該電路包括：FPGA、高速串口PCIE控制器和延遲鎖相環DLL。

具體地，FPGA和PCIE控制器之間進行數據信號傳輸。其中，PCIE控制器在第一時鐘下工作；并將第一時鐘發送給DLL；第一時鐘經歷傳輸過程中的第一延遲，形成第二時鐘接入DLL。DLL對第二時鐘進行延遲和鎖相處理得到第三時鐘，并將第三時鐘發送到FPGA；第三時鐘經歷傳輸過程中的第二延遲，形成第四時鐘接入FPGA。FPGA 在第四時鐘下工作。上述過程中DLL根據預先測得的第一延遲和第二延遲，對第二時鐘進行相位調整，使到達FPGA的第四時鐘與第一時鐘相位相同。

上述第一延遲和第二延遲可以使用工具軟件測量得到。

一個實施例中，FPGA接收第四時鐘，并在第四時鐘下處理本地數據和來自PCIE 控制器的遠程數據。

本實用新型實施例的優點在于：采用DLL恢復出和第一時鐘同相位的本地時鐘，即第四時鐘。使來自PCIE控制器的遠程數據在FPGA內部使用與PCIE控制器中相同的時鐘信號進行處理。

附圖說明

圖1為本實用新型實施例的一種FPGA和PCIE電路中的時鐘恢復電路框圖；

圖2為本實用新型實施例的一種FPGA和PCIE電路中的時鐘恢復電路信號傳輸示意圖。

具體實施方式

為使本實用新型實施例的目的、技術方案和優點更加清楚，下面將結合本實用新型實施例中的附圖，對本實用新型實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例是本實用新型一部分實施例，而不是全部的實施例。基于本實用新型中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本實用新型保護的范圍。

圖1為本實用新型實施例的一種FPGA和PCIE電路中的時鐘恢復電路框圖，如圖1所示。時鐘恢復電路包括：FPGA、高速串口PCIE控制器和延遲鎖相環DLL。

工作過程中，FPGA和PCIE控制器之間進行數據信號傳輸，并在相應的時種下進行數據和/或信號的處理。當PCIE控制器在第一時鐘下工作時，PCIE控制器會將第一時鐘發送給DLL。第一時鐘經歷傳輸過程中的第一延遲，形成第二時鐘接入DLL。DLL 接收并對第二時鐘進行延遲和鎖相處理得到第三時鐘，并將處理得到的第三時鐘發送到FPGA。第三時鐘經歷傳輸過程中的第二延遲，形成第四時鐘接入FPGA。FPGA接收并將第四時鐘作為自身的工作時鐘。