[實用新型]一種FPGA和PCIE電路中的時鐘恢復電路有效
| 申請號： | 202020901624.1 | 申請日： | 2020-05-25 |
| 公開（公告）號： | CN212341702U | 公開（公告）日： | 2021-01-12 |
| 發明（設計）人： | 劉健;王海力 | 申請（專利權）人： | 京微齊力(北京)科技有限公司 |
| 主分類號： | G05B19/042 | 分類號： | G05B19/042;H03L7/08 |
| 代理公司： | 北京億騰知識產權代理事務所(普通合伙) 11309 | 代理人： | 陳霽 |
| 地址： | 100190 北京市海淀區*** | 國省代碼： | 北京;11 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 fpga pcie 電路 中的 時鐘 恢復 | ||
【權利要求書】：
1.一種FPGA和PCIE電路中的時鐘恢復電路，其特征在于，包括：FPGA、高速串口PCIE控制器和延遲鎖相環DLL；其中，
所述FPGA和所述PCIE控制器之間進行數據信號傳輸；
所述PCIE控制器用于將第一時鐘發送給DLL；其中，所述第一時鐘為所述PCIE控制器的工作時鐘；所述第一時鐘經歷傳輸過程中的第一延遲，形成第二時鐘接入所述DLL；
所述DLL用于對第二時鐘進行延遲和鎖相處理，得到第三時鐘；還用于將所述第三時鐘發送到所述FPGA；其中，所述第三時鐘經歷傳輸過程中的第二延遲，形成第四時鐘接入所述FPGA；
所述FPGA在所述第四時鐘下工作；
其中，所述DLL根據預先測得的所述第一延遲和所述第二延遲，對所述第二時鐘進行相位調整，使所述第四時鐘與所述第一時鐘相位相同。
2.根據權利要求1所述的時鐘恢復電路，其特征在于，使用工具軟件測量所述第一延遲和所述第二延遲。
3.根據權利要求1所述的時鐘恢復電路，其特征在于，所述FPGA在所述第四時鐘下處理本地數據和來自所述PCIE控制器的遠程數據。
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