[發明專利]一種基于憶阻器的三變量奇偶檢測電路

在審

• 申請號: 202011645021.0
• 申請日: 2020-12-27
• 公開（公告）號: CN112751570A
• 公開（公告）日: 2021-05-04
• 發明（設計）人: 潘楠;李蕾;張博霖
• 申請（專利權）人: 黑龍江大學
• 主分類號: H03M13/09
• 分類號: H03M13/09
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種基于憶阻器的三變量奇偶檢測電路，其特征在于，包括兩個二輸入或門，六個二輸入與門和三個反相器組成；反相器是基于CMOS器件，與門和或門均是基于憶阻器；所述或門包括第一或門和第二或門；所述與門包括第一與門、第二與門、第三與門、第四與門、第五與門和第六與門；所述反相器包括第一反相器、第二反相器和第三反相器。

2.根據權利要求1所述的一種基于憶阻器的三變量奇偶檢測電路，其特征在于，所述與門和或門包括第一輸入端、第二輸入端和輸出端。

3.根據權利要求1所述的一種基于憶阻器的三變量奇偶檢測電路，其特征在于，所述第一與門的第一輸入端與輸入信號a相連接，第二輸入端與輸入信號b端連接，輸出端與第一反相器的輸入端相連接；所述第二與門的第一輸入端與輸入信號a端接，第二輸入端與第一反相器的輸出端相連接，輸出端與第一或門的第一輸入端相連接；所述第三與門的第一輸入端與第一反相器輸出端相連接，第二輸入端與輸入信號b端連接，輸出端與第一或門的第二輸入端；所述第一或門的輸出端與第二反相器的輸入端相連接；所述第四與門的第一輸入端與第二反相器的輸出端相連接，第二輸入端與輸入信號c端連接，輸出端與第三反相器的輸入端相連接；所述第五與門的第一輸入端與第二反相器輸出端相連接，第二輸入端與第三反相器輸出端相連接，輸出端與第二或門的第一輸入端相連接；所述第六與門的第一輸入端與第三反相器的輸出端相連接，第二輸入端與輸入信號c端連接，輸出端與第二或門的第二輸入端相連接；所述第二或門的輸出端作為輸出信號out端。

4.根據權利要求1和權利要求3所述的一種基于憶阻器的三變量奇偶檢測電路，其特征在于，所述電路的三個輸入信號a、b、c端與輸出信號out端遵循以下邏輯關系：

當輸入信號a、b、c端分別輸入低電平、低電平、低電平時，對應邏輯“0”、“0”、“0”，輸出信號out端輸出高電平，對應邏輯“1”；

當輸入信號a、b、c端分別輸入低電平、低電平、高電平時，對應邏輯“0”、“0”、“1”，輸出信號out端輸出低電平，對應邏輯“0”；

當輸入信號a、b、c端分別輸入低電平、高電平、低電平時，對應邏輯“0”、“1”、“0”，輸出信號out端輸出低電平，對應邏輯“0”；

當輸入信號a、b、c端分別輸入低電平、高電平、高電平時，對應邏輯“0”、“1”、“1”，輸出信號out端輸出高電平，對應邏輯“1”；

當輸入信號a、b、c端分別輸入高電平、低電平、低電平時，對應邏輯“1”、“0”、“0”，輸出信號out端輸出低電平，對應邏輯“0”；

當輸入信號a、b、c端分別輸入高電平、低電平、高電平時，對應邏輯“1”、“0”、“1”，輸出信號out端輸出高電平，對應邏輯“1”；

當輸入信號a、；b、c端分別輸入高電平、高電平、低電平時，對應邏輯“1”、“1”、“0”，輸出信號out端輸出高電平，對應邏輯“1”；

當輸入信號a、b、c端分別輸入高電平、高電平、高電平時，對應邏輯“1”、“1”、“1”，輸出信號out端輸出低電平，對應邏輯“0”。

5.根據權利要求4所述的一種基于憶阻器的三變量奇偶檢測電路，其特征在于，所述邏輯關系有以下特征：

當輸入信號a、b、c端同時輸入的電平對應邏輯中有偶數個“1”，輸出信號out端輸出高電平，對應邏輯“1”；

當輸入信號a、b、c端同時輸入的電平對應邏輯中有奇數個“1”，輸出信號out端輸出低電平，對應邏輯“0”。

6.根據權利要求3所述的一種基于憶阻器的三變量奇偶檢測電路，其特征在于，所述電路結構可以通過級聯的方式，構建基于憶阻器的任意位數奇偶檢測電路。