[發(fā)明專利]基于源同步LVDS-SERDES的CT探測(cè)器數(shù)據(jù)傳輸結(jié)構(gòu)及數(shù)據(jù)傳輸方法

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• 申請(qǐng)?zhí)枺?/td>: 202011641854.X
• 申請(qǐng)日: 2020-12-31
• 公開(kāi)（公告）號(hào): CN112732629A
• 公開(kāi)（公告）日: 2021-04-30
• 發(fā)明（設(shè)計(jì)）人: 陳修儒;黃振強(qiáng);倪健;朱炯;方澤利
• 申請(qǐng)（專利權(quán)）人: 明峰醫(yī)療系統(tǒng)股份有限公司
• 主分類號(hào): G06F15/17
• 分類號(hào): G06F15/17;G06F15/78
• 代理公司: 浙江千克知識(shí)產(chǎn)權(quán)代理有限公司 33246
• 代理人: 周希良

本發(fā)明屬于CT技術(shù)領(lǐng)域，具體涉及基于源同步LVDS?SERDES的CT探測(cè)器數(shù)據(jù)傳輸結(jié)構(gòu)及數(shù)據(jù)傳輸方法。包括數(shù)據(jù)聚合模塊和M排探測(cè)器組，M≥2；各排探測(cè)器組均與數(shù)據(jù)聚合模塊通信連接；各排探測(cè)器組均包括N個(gè)探測(cè)器模塊，N≥2；所述每排探測(cè)器組中，各個(gè)探測(cè)器模塊之間串行連接；各個(gè)探測(cè)器模塊均搭載FPGA芯片。所述數(shù)據(jù)聚合模塊上搭載有FPGA芯片。本發(fā)明提供了一種新型的串并結(jié)合數(shù)據(jù)傳遞方式。本發(fā)明使用FPGA芯片的通用差分引腳，使得設(shè)計(jì)時(shí)不再受Transeiver數(shù)量限制，能夠高效利用FPGA芯片內(nèi)部的邏輯資源。本發(fā)明能夠節(jié)約成本、具有統(tǒng)一架構(gòu)和可擴(kuò)展性強(qiáng)的特點(diǎn)。

技術(shù)領(lǐng)域

本發(fā)明屬于CT技術(shù)領(lǐng)域，具體涉及基于源同步LVDS-SERDES的CT探測(cè)器數(shù)據(jù)傳輸結(jié)構(gòu)及數(shù)據(jù)傳輸方法。

背景技術(shù)

現(xiàn)有探測(cè)器中基板集群間傳輸大批量數(shù)據(jù)均是通過(guò)FPGA內(nèi)置的專用硬件資源Transceiver來(lái)進(jìn)行傳輸。由于寬體探測(cè)器由幾十個(gè)、甚至上百個(gè)模塊組成，每個(gè)模塊上搭載一片F(xiàn)PGA芯片，所述FPGA芯片所要完成的工作十分簡(jiǎn)單即采集多個(gè)AD的數(shù)據(jù)，并聚合這些數(shù)據(jù)向后級(jí)發(fā)送。理論上只需選用一個(gè)非常便宜、邏輯密度低的FPGA芯片使用即可，但現(xiàn)實(shí)中由于現(xiàn)有的方案均采用專用高速串行收發(fā)器Transceiver進(jìn)行數(shù)據(jù)發(fā)送，而現(xiàn)有的低端FPGA芯片均不搭載Transceiver。

此外，現(xiàn)有探測(cè)器中數(shù)據(jù)聚合的方式為純串行或純并行。純串行或純并行的數(shù)據(jù)聚合方式，造成了沒(méi)有一個(gè)統(tǒng)一的架構(gòu)來(lái)適應(yīng)不同排數(shù)的探測(cè)器。

另外，目前市面上，搭載Transceiver的FPGA芯片種類不夠豐富，且最大容量FPGA芯片搭載的Transceiver引腳不過(guò)幾十對(duì)，但低端FPGA芯片搭載的LVDS引腳都在百對(duì)以上，造成使用FPGA芯片的成本過(guò)高。

因此，設(shè)計(jì)一種低成本的CT探測(cè)器內(nèi)部數(shù)據(jù)鏈結(jié)構(gòu)及數(shù)據(jù)傳輸方法，就顯得十分必要。

例如，申請(qǐng)?zhí)枮镃N201811631833.2的中國(guó)發(fā)明專利所述的一種模塊串行結(jié)構(gòu)的CT探測(cè)器及其使用方法，包括若干個(gè)探測(cè)器模塊，若干個(gè)所述探測(cè)器模塊之間串行連接，每個(gè)所述探測(cè)器模塊均與所述相鄰的探測(cè)器模塊之間通過(guò)高速連接線連接。所述相鄰的探測(cè)器模塊之間的連接采用專用高速收發(fā)器Transceiver。使用方法包括如下步驟：CT上電，探測(cè)器模塊間首先進(jìn)行鏈路訓(xùn)練；探測(cè)器模塊序號(hào)設(shè)置及初始化；初始化指令下傳；上傳最后本探測(cè)器模塊的序號(hào)；位置自適應(yīng)結(jié)束；各探測(cè)器模塊進(jìn)入數(shù)據(jù)采集狀態(tài)；數(shù)據(jù)采集到本地RAM；上傳最后本模塊的序號(hào)；判斷數(shù)據(jù)是否按照所有的完成取平均，是則數(shù)據(jù)將通過(guò)高速串行接口傳輸給下一級(jí)，否則RAM內(nèi)的數(shù)據(jù)將不會(huì)被上傳，而是與新采集的數(shù)據(jù)取完平均值后繼續(xù)存放到本地RAM中，數(shù)據(jù)流水線上傳。雖然采用高速數(shù)據(jù)鏈路將探測(cè)器模塊逐級(jí)串聯(lián)，能夠采用超低邏輯資源ASIC，具有低成本和穩(wěn)定性好的特點(diǎn)，但是其缺點(diǎn)在于，上述結(jié)構(gòu)主要應(yīng)用于純串行的探測(cè)器數(shù)據(jù)傳輸結(jié)構(gòu)，沒(méi)有統(tǒng)一的架構(gòu)來(lái)適應(yīng)不同排數(shù)的探測(cè)器，無(wú)法應(yīng)用于并行的探測(cè)器數(shù)據(jù)傳輸，使用具有一定的局限性。

發(fā)明內(nèi)容

本發(fā)明是為了克服現(xiàn)有技術(shù)中，現(xiàn)有的CT探測(cè)器內(nèi)部數(shù)據(jù)傳輸結(jié)構(gòu)，由于采用Transceiver進(jìn)行數(shù)據(jù)發(fā)送，而低端FPGA芯片均不搭載Transceiver，而導(dǎo)致使用FPGA芯片的成本過(guò)高的問(wèn)題，提供了一種能夠節(jié)約成本、具有統(tǒng)一架構(gòu)和可擴(kuò)展性強(qiáng)的基于源同步LVDS-SERDES的CT探測(cè)器數(shù)據(jù)傳輸結(jié)構(gòu)及數(shù)據(jù)傳輸方法。

為了達(dá)到上述發(fā)明目的，本發(fā)明采用以下技術(shù)方案：

基于源同步LVDS-SERDES的CT探測(cè)器數(shù)據(jù)傳輸結(jié)構(gòu)，包括數(shù)據(jù)聚合模塊和M排探測(cè)器組，M≥2；各排探測(cè)器組均與數(shù)據(jù)聚合模塊通信連接；各排探測(cè)器組均包括N個(gè)探測(cè)器模塊，N≥2；所述每排探測(cè)器組中，各個(gè)探測(cè)器模塊之間串行連接；各個(gè)探測(cè)器模塊均搭載FPGA芯片。

作為優(yōu)選，所述各排探測(cè)器組之間相互并行通信。

作為優(yōu)選，所述每排探測(cè)器組中，相鄰的兩個(gè)探測(cè)器模塊之間通過(guò)高速連接線連接。