[發明專利]基于源同步LVDS-SERDES的CT探測器數據傳輸結構及數據傳輸方法

在審

• 申請號: 202011641854.X
• 申請日: 2020-12-31
• 公開（公告）號: CN112732629A
• 公開（公告）日: 2021-04-30
• 發明（設計）人: 陳修儒;黃振強;倪健;朱炯;方澤利
• 申請（專利權）人: 明峰醫療系統股份有限公司
• 主分類號: G06F15/17
• 分類號: G06F15/17;G06F15/78
• 代理公司: 浙江千克知識產權代理有限公司 33246
• 代理人: 周希良

1.基于源同步LVDS-SERDES的CT探測器數據傳輸結構，其特征在于，包括數據聚合模塊和M排探測器組，M≥2；各排探測器組均與數據聚合模塊通信連接；各排探測器組均包括N個探測器模塊，N≥2；所述每排探測器組中，各個探測器模塊之間串行連接；各個探測器模塊均搭載FPGA芯片。

2.根據權利要求1所述的基于源同步LVDS-SERDES的CT探測器數據傳輸結構，其特征在于，所述各排探測器組之間相互并行通信。

3.根據權利要求2所述的基于源同步LVDS-SERDES的CT探測器數據傳輸結構，其特征在于，所述每排探測器組中，相鄰的兩個探測器模塊之間通過高速連接線連接。

4.根據權利要求3所述的基于源同步LVDS-SERDES的CT探測器數據傳輸結構，其特征在于，所述每排探測器組中，相鄰兩個探測器模塊中的FPGA芯片均采用通用差分引腳進行通信連接。

5.根據權利要求1-4任一項所述的基于源同步LVDS-SERDES的CT探測器數據傳輸結構，其特征在于，所述數據聚合模塊上搭載有FPGA芯片。

6.基于權利要求5所述的基于源同步LVDS-SERDES的CT探測器數據傳輸結構的數據傳輸方法，其特征在于，包括以下步驟：

S1，設定每排探測器組的N個探測器模塊，分別為第1級探測器模塊、第2級探測器模塊、……、第N級探測器模塊；將各個探測器模塊上搭載的FPGA芯片的兩對通用差分引腳，分別定義為發射端和接收端；將每排探測器組的第1級探測器模塊的FPGA芯片的發射端通用差分引腳與第2級探測器模塊的FPGA芯片的接收端通用差分引腳通信連接，上一級探測器模塊的FPGA芯片的發射端通用差分引腳與下一級探測器模塊的FPGA芯片的發射端通用差分引腳通信連接，直至第N級探測器模塊的發射端通用差分引腳與數據聚合模塊的FPGA芯片通信連接；

S2，各排探測器組的第1級探測器模塊的FPGA芯片，發送時鐘信號并傳輸數據給第2級探測器模塊的FPGA芯片，數據傳輸過程中進行8位/10位編碼，即把8位數據字節序列轉換成10位傳輸字序列，用以選中數據通路上的AC耦合，提高型號完整性；

S3，第2級探測器模塊的FPGA芯片接收到時鐘信號以及經過8位/10位編碼的傳輸數據后，先對時鐘信號進行鑒相，對經過8位/10位編碼的傳輸數據進行解碼并進行數據對齊；

S4，重復步驟S2至步驟S3的過程，各排探測器組的第2級探測器模塊的FPGA芯片，將接收到的數據，發送給第3級探測器模塊的FPGA芯片；依次類推，直至數據聚合模塊的FPGA芯片接收到第N級探測器模塊的FPGA芯片發送過來的數據；

S5，所述數據聚合模塊的FPGA芯片將接收到的所有數據進行聚合。

7.根據權利要求6所述的基于源同步LVDS-SERDES的CT探測器數據傳輸結構的數據傳輸方法，其特征在于，各排探測器組中的第1級探測器模塊的FPGA芯片，相互之間始終保持數據并行的同步傳輸。