[發明專利]標準單元制備方法、標準單元、集成電路及系統芯片

有效

• 申請號: 202011636419.8
• 申請日: 2020-12-31
• 公開（公告）號: CN112836462B
• 公開（公告）日: 2023-04-28
• 發明（設計）人: 楊展悌;蘇炳熏;葉甜春;羅軍;趙杰;王云
• 申請（專利權）人: 廣東省大灣區集成電路與系統應用研究院;銳立平芯微電子（廣州）有限責任公司
• 主分類號: G06F30/392
• 分類號: G06F30/392;G06F30/398
• 代理公司: 華進聯合專利商標代理有限公司 44224
• 代理人: 楊明莉

本申請涉及一種標準單元制備方法、標準單元、集成電路及系統芯片，所述方法包括提供第一標準單元，所述第一標準單元包括至少一個標準閾值電壓器件，且所述標準閾值電壓器件為采用全耗盡絕緣體上硅工藝制成；形成背壓通孔，所述背壓通孔沿第一標準單元的厚度方向向下延伸并貫穿氧化埋層；于所述背壓通孔內形成導電插塞；向所述導電插塞的另一端施加正向偏壓，使得所述第一標準單元的開關速度達到第二標準單元的開關速度，其中，所述第一標準單元的高度小于所述第二標準單元的高度。本申請實現了用戶在利用新的標準單元庫設計時，在同等體硅工藝單元庫面積下，帶來更大的驅動電流，有效滿足了全耗盡絕緣體上硅工藝設計的需求。

技術領域

本申請涉及半導體技術領域，特別是涉及一種標準單元制備方法、標準單元、集成電路及系統芯片。

背景技術

當前的標準單元庫(Standard?Cell?Library)的開發和設計主要集中在平面體硅(Bulk?Silicon)工藝和之后的鰭式場效應晶體管(FinFET)工藝上。對于全耗盡絕緣體上硅工藝，往往只是簡單的將平面體硅工藝上的標準單元庫直接沿用到全耗盡絕緣體上硅工藝上。并沒有利用全耗盡絕緣體上硅特有的工藝特點對標準單元庫進行優化和改良。

標準單元庫的選擇非常重要，選擇一套適合的庫，對于芯片時序收斂，物理收斂，以及最終芯片的性能功率區(Performance?Power?Area，PPA)都非常重要。一般的工藝都會有不同高度的單元庫可供選擇。單元庫的高度是按照track來區分的。大致上來說，高度越高，占用的面積就越大，提供的速度就越快。隨之而來的功耗也就越高。反之，高度越低，占用面積越小，提供的速度就越慢，但是功耗也隨之降低。

然而，全耗盡絕緣體上硅借用傳統體硅工藝的標準單元庫，沿用傳統體硅工藝而來的全耗盡絕緣體上硅的標準單元庫并不能發揮技術本身的優點。反而一些針對體硅工藝優化的設計在全耗盡絕緣體上硅上反而變成負面作用。如何在同等體硅工藝單元庫面積下，帶來更大的驅動電流，滿足全耗盡絕緣體上硅工藝設計的需求，成為亟待解決的技術問題之一。

發明內容

基于此，有必要針對上述背景技術中的技術問題提供一種標準單元制備方法、標準單元、集成電路及系統芯片，在同等體硅工藝單元庫面積下，帶來更大的驅動電流，有效滿足全耗盡絕緣體上硅工藝設計的需求。

為實現上述目的及其他目的，本申請的第一方面提供一種標準單元制備方法，包括：

提供第一標準單元，所述第一標準單元包括至少一個標準閾值電壓器件，且所述標準閾值電壓器件為采用全耗盡絕緣體上硅工藝制成；

形成背壓通孔，所述背壓通孔經由所述第一標準單元的正面的背壓施加處沿所述第一標準單元的厚度方向向下延伸并貫穿氧化埋層；

于所述背壓通孔內形成導電插塞，所述導電插塞的一端與底層硅層靠近所述氧化埋層的一側電連接；

向所述導電插塞的另一端施加正向偏壓，使得所述第一標準單元的開關速度達到第二標準單元的開關速度，其中，所述第一標準單元的高度小于所述第二標準單元的高度。

于上述實施例中的標準單元制備方法中，通過設置第一標準單元包括至少一個采用全耗盡絕緣體上硅工藝制成的標準閾值電壓器件，利用全耗盡絕緣體上硅的背部偏壓工藝(Back?Bias)特性，在所述第一標準單元的正面形成背壓通孔，所述背壓通孔經由所述第一標準單元的正面的背壓施加處沿所述第一標準單元的厚度方向向下延伸并貫穿氧化埋層，然后于所述背壓通孔內形成導電插塞，所述導電插塞的一端與底層硅層靠近所述氧化埋層的一側電連接；以向所述導電插塞的另一端施加正向偏壓，使得所述第一標準單元的開關速度達到第二標準單元的開關速度，其中，所述第一標準單元的高度小于所述第二標準單元的高度。本申請利用絕緣體上硅工藝所特有的背壓特性，實現用戶在利用新的標準單元庫設計時，在同等體硅工藝單元庫面積下，帶來更大的驅動電流，有效滿足了全耗盡絕緣體上硅工藝設計的需求。