[發明專利]提取CIS像元陣列電路寄生電阻電容的方法和系統

在審

• 申請號: 202011625611.7
• 申請日: 2020-12-31
• 公開（公告）號: CN112784523A
• 公開（公告）日: 2021-05-11
• 發明（設計）人: 孫杰;顧學強;周偉
• 申請（專利權）人: 上海集成電路裝備材料產業創新中心有限公司;上海集成電路研發中心有限公司;成都微光集電科技有限公司
• 主分類號: G06F30/398
• 分類號: G06F30/398;G06F30/367
• 代理公司: 上海天辰知識產權代理事務所(特殊普通合伙) 31275
• 代理人: 吳世華;尹一凡

本發明提供一種提取CIS像元陣列電路寄生電阻電容的方法和系統，根據電路設計規則輸出初始網表，根據所述初始網表生成初始版圖，添加標識至主單元初始版圖、子單元初始版圖和第二電路初始版圖；根據所述主單元初始版圖生成具有第一寄生參數的第一寄生網表，以及根據所述第二電路初始版圖生成具有第二寄生參數的第二寄生網表；根據所述標識混合所述第一寄生網表和所述第二寄生網表，生成混合寄生網表。本發明提供一種提取CIS像元陣列電路寄生電阻電容的方法，結合了三維場解析提取的高精度以及版圖寄生模型匹配寄生提取的快速的特點，實現了寄生信息快速且準確的提取。

技術領域

本發明涉及半導體集成電路制造領域，更具體地，涉及一種提取 CIS像元陣列電路寄生電阻電容的方法和系統。

背景技術

隨著半導體技術的發展，集成電路(IC)已經趨向于小部件尺寸，諸如65納米、45納米、32納米及以下。具有小部件尺寸的半導體技術導致半導體制造和設計之間更多的互動。例如，對于具有小部件尺寸的器件，寄生效應的影響將變得更重要。

集成電路設計采用電路圖和版圖設計和建模。在版圖上執行寄生電阻電容提取并創建描述電路的連通性、電阻特性、電容特性及其他器件尺寸、電性的RC網表。根據RC網表進行等效電路仿真來評估版圖的合理性。可以執行布局對原理圖(layout-versus-schematic,LVS) 驗證以驗證布局數據是否與原理圖數據相同。例如，在LVS驗證中，可以驗證布局數據的網絡、器件和參數是否與原理圖數據的網絡、器件和參數相同。

由于用于連接不同的電阻器元件的互連件導致的寄生參數，半導體電阻器的布局可能導致多種電阻變化。這些變化可能導致兩個半導體電阻器之間的比值的變化。如此，可能對一些關鍵的性能指標，諸如時序、噪音和可靠性造成不利的影響。對于版圖設計更大的CIS 像元陣列版圖而言，傳統的寄生電阻電容提取方法無法滿足精確性。

發明內容

本發明的目的在于克服現有技術存在的上述缺陷，本發明第一方面提供一種提取CIS像元陣列電路寄生電阻電容的方法。

為實現上述目的，本發明的技術方案如下：

一種提取CIS像元陣列電路寄生電阻電容的方法，包括：

步驟S01：根據電路設計規則輸出初始網表，所述初始網表具有耦連的第一電路和第二電路，所述第一電路包括耦連的1個主單元和 N個子單元，所述子單元復制所述主單元，N為大于或等于0的整數；

步驟S02：根據所述初始網表生成初始版圖，所述初始版圖包括主單元初始版圖、N個子單元初始版圖和第二電路初始版圖；

步驟S03：添加標識至所述主單元初始版圖、所述子單元初始版圖和所述第二電路初始版圖；

步驟S04：根據所述主單元初始版圖生成具有第一寄生參數的第一寄生網表，以及根據所述第二電路初始版圖生成具有第二寄生參數的第二寄生網表；

步驟S05：根據所述標識混合所述第一寄生網表和所述第二寄生網表，生成混合寄生網表；其中，

所述第一寄生參數包括所述主單元的主單元寄生參數；所述第二寄生參數包括所述第二電路的第二電路寄生參數、所述主單元與所述子單元之間以及與所述第二電路之間的引腳信息。

優選地，所述第一寄生網表的生成包括：步驟S04-11：對所述主單元初始版圖執行第一檢查，并生成主單元第一版圖；步驟S04-12：對所述主單元第一版圖執行第一提取，生成所述第一寄生參數和初始第一寄生網表；步驟S04-13：復制N個所述初始第一寄生網表并與所述初始第一寄生網表拼接，生成所述第一寄生網表。

優選地，所述第一檢查包括第一LVS檢查；所述第一提取包括三維場解析提取；所述主單元寄生參數包括所述主單元與所述子單元之間的耦合電容、所述主單元的寄生電阻和寄生電容中的一個或兩個。