[發明專利]芯片封裝的框架結構及半導體器件

在審

• 申請號: 202011618176.5
• 申請日: 2020-12-30
• 公開（公告）號: CN112635428A
• 公開（公告）日: 2021-04-09
• 發明（設計）人: 孟繁均
• 申請（專利權）人: 杰華特微電子(杭州)有限公司
• 主分類號: H01L23/495
• 分類號: H01L23/495;H01L23/31
• 代理公司: 杭州鈐韜知識產權代理事務所(普通合伙) 33329
• 代理人: 唐靈;趙杰香

本發明公開了一種用于芯片封裝的框架結構及半導體器件，包括，基島；多個第一焊盤，設置于所述基島的周邊；以及多個第二焊盤，設置于所述基島的周邊，所述第二焊盤的面積大于所述第一焊盤，至少一個所述第二焊盤具有第一開槽，其中所述第二焊盤包括第一分焊盤及第二分焊盤，所述第一開槽設置于所述第一分焊盤及所述第二分焊盤之間，使得鍍銀時，所述第二焊盤上的鍍銀層被約束在所述第一分焊盤和所述第二分焊盤的部分區域上。該框架結構可以避免粗銅線從框架焊點上被脫落的問題，從而提高半導體封裝結構的穩定性。

技術領域

本發明涉及半導體制造領域，尤其是涉及一種芯片封裝的框架結構及半導體器件。

背景技術

隨著集成電路的發展，芯片在電子設備中的應用越來越廣泛，實現電子設備的各個功能的芯片需要封裝，現有技術中，QFN(Quad Flat NO Lead，方形扁平無管腳)封裝結構是一種方形扁平無引腳的半導體芯片封裝結構。由于QFN封裝不像傳統的SOIC與TSOP封裝那樣具有鷗翼狀引線，內部引腳與焊盤之間的導電路徑短，自感系數以及封裝體內布線電阻很低，所以它能提供卓越的電性能。

近年來，隨著大電流，低電阻，大功耗電源芯片的發展，QFN封裝時，為了降低打線電阻，會在芯片與框架上打2mil的粗銅引線，對于框架來說，粗銅引線打在框架的鍍銀局部上，由于鍍銀框架和塑封料的結合力不是太好，所以在溫度循環實驗后，粗銅引線打在框架上的焊點比較容易脫落，從而導致粗銅引線容易從框架脫落；另外，對于芯片來說，在封裝結束后，做TCT可靠性實驗時，容易出現粗銅引線打在芯片上的焊點脫落，從而導致粗銅引線容易從芯片上脫落。

由上可知，對于目前QFN封裝，粗銅引線容易從框架或者芯片上脫落，從而導致電性能失效。

有鑒于此，實有必要提出一種新的QFN封裝結構，該封裝結構可以降級連接芯片與框架之間的引線的脫落風險。

發明內容

鑒于上述，本發明的一方面提出了一種用于芯片封裝的框架結構及半導體器件，該框架結構可以避免粗銅線從框架焊點上被脫落的問題，從而提高半導體封裝結構的穩定性。

根據本發明的目的提出的一種用于芯片封裝的框架結構，包括：

基島；

多個第一焊盤，設置于所述基島的周邊；以及

多個第二焊盤，設置于所述基島的周邊，所述第二焊盤的面積大于所述第一焊盤，所述第一焊盤和第二焊盤上，設有鍍銀層；

至少一個所述第二焊盤具有第一開槽，其中所述第二焊盤包括第一分焊盤及第二分焊盤，所述第一開槽設置于所述第一分焊盤及所述第二分焊盤之間，使得鍍銀時，所述第二焊盤上的鍍銀層被約束在所述第一分焊盤和所述第二分焊盤的部分區域上。

優選的，所述第一開槽采用全刻蝕工藝形成。

優選的，所述第一開槽部分的截斷第一分焊盤及第二分焊盤，所述第一分焊盤和所述第二分焊盤具有公共域，或者所述第一分焊盤和所述第二分焊盤之間被所述第一開槽完全截斷。

優選的，還包括：

第二開槽，設置于所述基島與所述第二焊盤間，并毗鄰所述第二焊盤設置。

優選的，所述第二開槽采用半刻蝕工藝形成，使得所述第二焊盤靠近所述基島的區域形成半鏤空區。

優選的，所述第一焊盤和所述第二焊盤上設有引腳，所述引腳通過半刻蝕工藝制作而成，該引腳的高度高于所述第一焊盤和所述第二焊盤用于作為第二焊點的焊接區。

根據本發明的目的還提出了一種半導體器件，包括：

框架結構，包括；

基島；

多個第一焊盤，設置于所述基島的周邊；以及