[發明專利]校正時鐘占空比的電路及其校正控制方法和裝置

有效

• 申請號: 202011611919.6
• 申請日: 2020-12-30
• 公開（公告）號: CN112787634B
• 公開（公告）日: 2023-09-29
• 發明（設計）人: 劉成
• 申請（專利權）人: 西安紫光國芯半導體有限公司
• 主分類號: H03K3/017
• 分類號: H03K3/017
• 代理公司: 北京眾達德權知識產權代理有限公司 11570
• 代理人: 田丹

本發明涉及存儲器芯片時鐘校正，具體涉及一種校正時鐘占空比的電路及其校正控制方法和裝置。該電路包括：時鐘延遲校正電路、脈寬生成電路、積分電路、比較器電路和狀態機電路；脈寬生成電路、積分電路、比較器電路和狀態機電路依次串聯在校正輸出端和校正控制端之間。本發明將兩路上升沿觸發信號作為晶體管通斷控制信號觸發兩路電壓信號，使比較器電路通過兩路電壓信號的電壓檢測值的差異，實現對某一校正四相時鐘信號的相位偏移狀態量的檢測，進而根據該狀態量，使狀態機電路輸出相應的校正控制信號控制時鐘延遲校正電路對原始四相時鐘信號進行延遲控制，從而實現了對高速時鐘的快速準確的時鐘空占比校正。

技術領域

本發明涉及存儲器芯片時鐘校正，具體涉及一種校正時鐘占空比的電路及其校正控制方法和裝置。

背景技術

如圖1所示為一種現有的存儲器芯片的眼圖數據的時鐘控制邏輯示意圖，在存儲器芯片中，PLL(PhaseLockedLoop，相位鎖栓回路)倍頻電路輸出頻率為F的高頻時鐘信號clk_t和clk_c；然后經分頻器分頻處理，輸出四相頻率為F/2的時鐘信號clk_000、clk_090、clk_180和clk_270；之后由clk_000和clk_090的上升沿產生脈沖信號pul_0，由clk_090和clk_180的上升沿產生脈沖信號pul_1，由clk_180和clk_270的上升沿產生脈沖信號pul_2，由clk_270和clk_000的上升沿產生脈沖信號pul_3，其中各個脈沖信號的脈寬均為四分之一個高頻時鐘周期；最后由脈沖信號pul_0的高電平放出眼圖數據d0，由脈沖信號pul_1的高電平放出眼圖數據d1，由脈沖信號pul_2的高電平放出眼圖數據d2，由脈沖信號pul_3的高電平放出眼圖數據d3。

由于眼圖數據d0、d1、d2、d3的數據寬度完全取決于脈沖信號pul_0、pul_1、pul_2、pul_3的高電平寬度，也即取決于clk_000、clk_090、clk_180、clk_270之間的相位差。那么當clk_000、clk_090、clk_180、clk_270之間的相位差不是標準的90°時，輸出的數據眼圖d0、d1、d2、d3的數據寬度就會與標準寬度產生偏差，影響最后的眼圖分析結果。

因此，如何對高速時鐘進行快速準確的時鐘空占比校正，是目前亟需解決的技術問題。

發明內容

本發明的目的是提供一種校正時鐘占空比的電路及其校正控制方法和裝置，以對高速時鐘進行快速準確的時鐘空占比校正。

本發明實施例提供了以下方案：

第一方面，本發明實施例提供一種校正時鐘占空比的電路，包括：時鐘延遲校正電路、脈寬生成電路、積分電路、比較器電路和狀態機電路；

所述時鐘延遲校正電路包括用于輸入原始四相時鐘信號的校正輸入端、用于輸出校正四相時鐘信號的校正輸出端和用于輸入時鐘延遲校正控制信號的校正控制端；

所述脈寬生成電路、所述積分電路、所述比較器電路和所述狀態機電路依次串聯在所述校正輸出端和所述校正控制端之間。

在一種可能的實施例中，所述積分電路，包括：第一功能模組、第二功能模組和第三功能模組；

其中，所述第一功能模組用于生成所述脈寬生成電路輸出的第一觸發信號對應的第一觸發電壓信號；所述第二功能模組用于生成所述脈寬生成電路輸出的第二觸發信號對應的第二觸發電壓信號；所述第三功能模組用于為所述第一觸發電壓信號和所述第二觸發電壓信號提供基準電位點。

在一種可能的實施例中，所述第一功能模組包括第一支路，所述第二功能模組包括第二支路，所述第三功能模組包括第三支路；

所述第一支路、所述第二支路和所述第三支路并聯在存儲芯片的工作電壓端和公共接地端之間；