[發明專利]校正時鐘占空比的電路及其校正控制方法和裝置

有效

• 申請號: 202011611919.6
• 申請日: 2020-12-30
• 公開（公告）號: CN112787634B
• 公開（公告）日: 2023-09-29
• 發明（設計）人: 劉成
• 申請（專利權）人: 西安紫光國芯半導體有限公司
• 主分類號: H03K3/017
• 分類號: H03K3/017
• 代理公司: 北京眾達德權知識產權代理有限公司 11570
• 代理人: 田丹

1.一種校正時鐘占空比的電路，其特征在于，包括：時鐘延遲校正電路、脈寬生成電路、積分電路、比較器電路和狀態機電路；

所述時鐘延遲校正電路包括用于輸入原始四相時鐘信號的校正輸入端、用于輸出校正四相時鐘信號的校正輸出端和用于輸入時鐘延遲校正控制信號的校正控制端；

所述脈寬生成電路、所述積分電路、所述比較器電路和所述狀態機電路依次串聯在所述校正輸出端和所述校正控制端之間；所述脈寬生成電路包括用于輸入所述校正四相時鐘信號中的任意兩路信號作為觸發信號的輸入端、用于利用所述觸發信號的上升沿輸出具有固定時鐘周期的脈沖控制信號的輸出端；

所述積分電路包括用于輸入所述脈沖控制信號的輸入端、用于輸出帶有所述脈沖控制信號的電壓信號的輸出端；

所述比較器電路包括用于輸入所述電壓信號的輸入端、用于輸出比較結果的輸出端。

2.根據權利要求1所述的校正時鐘占空比的電路，其特征在于，所述積分電路，包括：第一功能模組、第二功能模組和第三功能模組；

其中，所述第一功能模組用于生成所述脈寬生成電路輸出的第一觸發信號對應的第一觸發電壓信號；所述第二功能模組用于生成所述脈寬生成電路輸出的第二觸發信號對應的第二觸發電壓信號；所述第三功能模組用于為所述第一觸發電壓信號和所述第二觸發電壓信號提供基準電位點。

3.根據權利要求2所述的校正時鐘占空比的電路，其特征在于，所述第一功能模組包括第一支路，所述第二功能模組包括第二支路，所述第三功能模組包括第三支路；

所述第一支路、所述第二支路和所述第三支路并聯在存儲芯片的工作電壓端和公共接地端之間；

所述第一支路包括串聯連接的第一PMOS管和第一NMOS管；其中，所述存儲芯片的第一控制端連接所述第一PMOS管的柵極，所述脈寬生成電路的第一輸出端連接所述第一NMOS管的柵極；

所述第二支路包括串聯連接的第二PMOS管和第二NMOS管；其中，所述存儲芯片的第二控制端連接所述第二PMOS管的柵極，所述脈寬生成電路的第二輸出端連接所述第二NMOS管的柵極；

所述第三支路包括串聯連接的第三PMOS管和第三NMOS管；其中，所述公共接地端連接所述第三PMOS管的柵極，所述脈寬生成電路的第三輸出端連接所述第三NMOS管的柵極；

所述積分電路的第一電壓輸出端連接在所述第一PMOS管的漏極和所述第一NMOS管的源極之間；所述第一電壓輸出端還通過第一電容連接所述公共接地端；

所述積分電路的第二電壓輸出端連接在所述第二PMOS管的漏極和所述第二NMOS管的源極之間；所述第二電壓輸出端還通過第二電容連接所述公共接地端。

4.根據權利要求3所述的校正時鐘占空比的電路，其特征在于，所述積分電路，還包括：第四NMOS管；

所述第四NMOS管的源極分別連接所述第一NMOS管的漏極、所述第二NMOS管的漏極和所述第三NMOS管的漏極；

所述第四NMOS管的漏極連接所述公共接地端；

所述第四NMOS管的源極連接所述存儲芯片的第三控制端。

5.根據權利要求1所述的校正時鐘占空比的電路，其特征在于，所述原始四相時鐘信號包括：分頻器輸出的0相位時鐘信號、90相位時鐘信號、180相位時鐘信號和270相位時鐘信號；

所述校正四相時鐘信號包括：0相位校正時鐘信號、90相位校正時鐘信號、180相位校正時鐘信號和270相位校正時鐘信號；

所述時鐘延遲校正控制信號包括：90相位時鐘校正控制信號、180相位時鐘校正控制信號和270相位時鐘校正控制信號。