[發明專利]半導體存儲裝置及其測試方法

在審

• 申請號: 202011609599.0
• 申請日: 2020-12-30
• 公開（公告）號: CN112582017A
• 公開（公告）日: 2021-03-30
• 發明（設計）人: 李鐘哲;李炯尚
• 申請（專利權）人: 東芯半導體股份有限公司
• 主分類號: G11C29/26
• 分類號: G11C29/26;G06F12/0882;G06F13/42
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 杜娟;駱希聰

本發明涉及一種半導體存儲裝置及其測試方法，該半導體存儲裝置包括：存儲單元陣列，所述存儲單元陣列中包括多個存儲單元，所述多個存儲單元被劃分為多個頁，每個頁中的多個存儲單元與同一字線相連接；頁緩存陣列，通過位線與所述存儲單元陣列相連接，所述頁緩存陣列包括多個頁緩存器組，每個所述頁緩存器組中包括多級頁緩存器，所述多級頁緩存器中包括至少一個第一頁緩存器，所述第一頁緩存器中包括錯誤計數單元，所述錯誤計數單元適于累計與所述頁緩存器組連接的多個目標存儲單元中的錯誤頁數量。根據該半導體存儲裝置，半導體芯片尺寸增加的較小，可以進行半導體芯片的自動化測試，可以減少測試時間，提高了芯片面積利用率和測試效率。

技術領域

本發明涉及半導體器件的制造領域，尤其涉及一種半導體存儲裝置及其測試方法。

背景技術

SPI NAND閃存是一種串行接口(SPI,Serial Peripheral Interface)的NAND閃存。SPI協議簡易便捷，SPI NAND的應用范圍廣泛，在存儲芯片市場的需求日益增長。為了確保閃存的穩定性需要對SPI NAND閃存進行測試。然而，目前的SPI NAND閃存的測試時間長，測試過程繁雜；為了便于執行測試，需要在SPI NAND閃存的電路中增加一些用于測試的電子元件，造成芯片尺寸的增大，降低了芯片的面積利用率。

發明內容

本發明所要解決的技術問題是提供一種減少芯片尺寸增加量、提高芯片測試速度的半導體存儲裝置及其測試方法。

本發明為解決上述技術問題而采用的技術方案是一種半導體存儲裝置，其特征在于，包括：存儲單元陣列，所述存儲單元陣列中包括多個存儲單元，所述多個存儲單元被劃分為多個頁，每個頁中的多個存儲單元與同一字線相連接；頁緩存陣列，通過位線與所述存儲單元陣列相連接，所述頁緩存陣列包括多個頁緩存器組，每個所述頁緩存器組中包括多級頁緩存器，所述多級頁緩存器中包括至少一個第一頁緩存器，所述第一頁緩存器中包括錯誤計數單元，所述錯誤計數單元適于累計與所述頁緩存器組連接的多個目標存儲單元中的錯誤頁數量。

在本發明的一實施例中，所述錯誤計數單元包括第一鎖存器，當所述多個目標存儲單元中存在錯誤頁時，所述第一鎖存器的鎖存數據的邏輯值被翻轉，將翻轉次數作為所述錯誤頁計數。

在本發明的一實施例中，還包括：信號發生器，適于產生寫入所述多個目標存儲單元中的測試數據；輸入輸出電路，適于從所述頁緩存陣列接收所述多個目標存儲單元中存儲的目標數據；以及比較單元，適于比較所述測試數據和所述目標數據是否相同，并將比較結果輸出至所述錯誤計數單元，當所述比較結果為不同時，表示所述多個目標存儲單元中存在錯誤頁。

在本發明的一實施例中，所述第一頁緩存器中還包括第二鎖存器，所述第二鎖存器適于存儲與所述第一頁緩存器連接的第一目標存儲單元的數據。

在本發明的一實施例中，在所述多級頁緩存器中還包括多個第二頁緩存器，所述多個第二頁緩存器中不包括所述錯誤計數單元。

在本發明的一實施例中，所述第二頁緩存器中包括第三鎖存器，所述第三鎖存器適于存儲與所述第二頁緩存器連接的第二目標存儲單元的數據。

在本發明的一實施例中，還包括地址譯碼器，所述地址譯碼器中包括與運算單元，所述與運算單元包括第一輸入端、第二輸入端和輸出端，地址選擇信號和所述第一輸入端相連接，所述比較結果和所述第二輸入端相連接，所述輸出端和所述第一鎖存器的第一復位端相連接。

在本發明的一實施例中，還包括控制器，所述控制器產生比較使能信號，所述控制器控制所述比較單元在所述比較使能信號的有效時段內執行比較操作。

在本發明的一實施例中，所述控制器還控制所述多個頁緩存器組中的多個所述錯誤計數單元順序地累計與每個所述頁緩存器組連接的多個目標存儲單元中的錯誤頁數量。

在本發明的一實施例中，所述半導體存儲裝置是SPI NAND閃存。