[發明專利]一種RRU測試方法、裝置及介質

在審

• 申請號: 202011604839.8
• 申請日: 2020-12-30
• 公開（公告）號: CN114697988A
• 公開（公告）日: 2022-07-01
• 發明（設計）人: 劉沛;高柯柯
• 申請（專利權）人: 大唐移動通信設備有限公司
• 主分類號: H04W24/02
• 分類號: H04W24/02;H04W24/06
• 代理公司: 北京柏杉松知識產權代理事務所(普通合伙) 11413
• 代理人: 項京;高鶯然

1.一種RRU測試方法，其特征在于，包括：

將至少一個信道的上行仿真數據輸入射頻拉遠單元RRU的通路處理模塊；

對所述RRU的上行信道組包處理模塊輸出的上行數據進行乒乓緩存；

從乒乓緩存的上行數據中提取待測試信道的上行數據，將待測試信道的上行數據緩存于隨機存取存儲器RAM；

通過PCIE接口將所述RAM中緩存的待測試信道的上行數據傳輸至雙倍速率同步動態隨機存儲器DDR，將所述DDR中緩存的待測試信道的上行數據傳輸至測試設備，以使得所述測試設備將待測試信道的上行數據與所述待測試信道的仿真輸出數據進行對比，確定所述待測試信道是否存在故障。

2.根據權利要求1所述的方法，其特征在于，所述從乒乓緩存的上行數據中提取待測試信道的上行數據，將待測試信道的上行數據緩存于隨機存取存儲器RAM，包括：

依次將乒乓緩存的每個上行數據包與待測試信道的包頭進行匹配；

若乒乓緩存的上行數據包中存在與待測試信道的包頭匹配的上行數據包，則從匹配的上行數據包開始，提取乒乓緩存的上行數據包，以所述RRU的時鐘頻率將提取的上行數據包寫入所述RAM；

所述通過PCIE接口將所述RAM中緩存的待測試信道的上行數據傳輸至雙倍速率同步動態隨機存儲器DDR，包括：

以所述PCIE接口的時鐘頻率將所述RAM中緩存的待測試信道的上行數據傳輸至所述DDR。

3.根據權利要求2所述的方法，其特征在于，所述從匹配的上行數據包開始，提取乒乓緩存的上行數據包，以所述RRU的時鐘頻率將提取的上行數據包寫入所述RAM，包括：

將所述匹配的上行數據包的包頭傳輸至所述RAM；

按照所述待測試信道對應的數據起始位和數據結束位，提取所述匹配的上行數據包的數據，將提取的數據傳輸至所述RAM；

等待指定時長后，將乒乓緩存的下一個上行數據包的包頭傳輸至所述RAM；

按照所述待測試信道對應的數據起始位和數據結束位，提取所述下一個上行數據包的數據，將提取的數據傳輸至所述RAM；

重復執行所述等待指定時長后，將乒乓緩存的下一個上行數據包的包頭傳輸至所述RAM，以及所述按照所述待測試信道對應的數據起始位和數據結束位，提取所述下一個上行數據包的數據，將提取的數據傳輸至所述RAM的步驟，直至乒乓緩存的所述待測試信道的上行數據包均被傳輸至所述RAM。

4.根據權利要求1所述的方法，其特征在于，所述通過PCIE接口將所述RAM中緩存的待測試信道的上行數據傳輸至雙倍速率同步動態隨機存儲器DDR，包括：

將所述RAM中緩存的待測試信道的上行數據與先入先出FIFO模塊中預先緩存的控制信息進行數據對齊，通過所述PCIE接口向所述DDR傳輸所述RAM中緩存的待測試信道的上行數據以及所述FIFO模塊中預先緩存的控制信息，所述控制信息包括預設數據總長度和預設首地址；

從所述預設首地址開始，將通過所述PCIE接口傳輸的所述待測試信道的上行數據寫入所述DDR，直至寫入所述DDR的所述待測試信道的數據達到所述預設數據總長度。

5.一種RRU測試裝置，其特征在于，包括存儲器，收發機，處理器：

存儲器，用于存儲計算機程序；收發機，用于在所述處理器的控制下收發數據；處理器，用于讀取所述存儲器中的計算機程序并執行以下操作：

將至少一個信道的上行仿真數據輸入射頻拉遠單元RRU的通路處理模塊；

對所述RRU的上行信道組包處理模塊輸出的上行數據進行乒乓緩存；

從乒乓緩存的上行數據中提取待測試信道的上行數據，將待測試信道的上行數據緩存于隨機存取存儲器RAM；

通過PCIE接口將所述RAM中緩存的待測試信道的上行數據傳輸至雙倍速率同步動態隨機存儲器DDR，將所述DDR中緩存的待測試信道的上行數據傳輸至測試設備，以使得所述測試設備將待測試信道的上行數據與所述待測試信道的仿真輸出數據進行對比，確定所述待測試信道是否存在故障。