[發(fā)明專利]一種高效的FPGA集成驗(yàn)證方法

有效

• 申請(qǐng)?zhí)枺?/td>: 202011597586.6
• 申請(qǐng)日: 2020-12-29
• 公開（公告）號(hào): CN112597721B
• 公開（公告）日: 2022-03-18
• 發(fā)明（設(shè)計(jì)）人: 婁秀麗;叢紅艷;閆華;張艷飛;趙賽
• 申請(qǐng)（專利權(quán)）人: 無錫中微億芯有限公司;中國電子科技集團(tuán)公司第五十八研究所
• 主分類號(hào): G06F30/33
• 分類號(hào): G06F30/33
• 代理公司: 無錫華源專利商標(biāo)事務(wù)所(普通合伙) 32228
• 代理人: 過顧佳;聶啟新

本發(fā)明公開了一種高效的FPGA集成驗(yàn)證方法，涉及FPGA技術(shù)領(lǐng)域，該方法在解析全配置碼流得到幀頭字段、配置寄存器字段以及幀尾字段后，根據(jù)目標(biāo)測(cè)試用例占用的邏輯資源區(qū)域裁剪配置寄存器幀字段，再與幀頭字段和幀尾字段一起生成縮減后的配置碼流，由于縮減了配置碼流，因此可以大大減少下載和配置碼流數(shù)據(jù)的時(shí)間，因此可以有效縮短仿真時(shí)間，提高仿真效率，使得FPGA全芯片集成驗(yàn)證的配置時(shí)間大大縮短。

技術(shù)領(lǐng)域

本發(fā)明涉及FPGA技術(shù)領(lǐng)域，尤其是一種高效的FPGA集成驗(yàn)證方法。

背景技術(shù)

隨著FPGA芯片集成度越來越高，功能越來越強(qiáng)大，F(xiàn)PGA芯片驗(yàn)證的復(fù)雜度及重要性也越來越大。在整個(gè)FPGA芯片的驗(yàn)證流程中，除了基本功能模塊(也稱為基本邏輯單元)的驗(yàn)證之外，整個(gè)驗(yàn)證流程的重點(diǎn)及難點(diǎn)都集中在驗(yàn)證大量基本邏輯單元之間的連接關(guān)系的正確性上，這種基本邏輯單元之間的連接關(guān)系的正確性驗(yàn)證，也成為FPGA芯片的集成驗(yàn)證。

FPGA芯片的集成驗(yàn)證針對(duì)的驗(yàn)證對(duì)象包括不同規(guī)模的全部芯片電路以及全部芯片的不同區(qū)域，針對(duì)不同的驗(yàn)證對(duì)象，集成驗(yàn)證還需創(chuàng)建大量的測(cè)試用例(也稱test-case)來保證驗(yàn)證對(duì)象的功能覆蓋全面。驗(yàn)證對(duì)象包含的邏輯資源越多，測(cè)試用例數(shù)量越龐大，所消耗的驗(yàn)證時(shí)間就越長，導(dǎo)致現(xiàn)有的FPGA芯片的集成驗(yàn)證往往較為耗時(shí)，效率較低。

發(fā)明內(nèi)容

本發(fā)明人針對(duì)上述問題及技術(shù)需求，提出了一種高效的FPGA集成驗(yàn)證方法，本發(fā)明的技術(shù)方案如下：

一種高效的FPGA集成驗(yàn)證方法，該方法包括：

根據(jù)目標(biāo)測(cè)試用例生成相應(yīng)的全配置碼流，全配置碼流用于對(duì)整個(gè)FPGA芯片進(jìn)行配置；

解析全配置碼流得到幀頭字段、配置寄存器字段以及幀尾字段，配置寄存器字段是對(duì)整個(gè)FPGA芯片所有邏輯資源進(jìn)行配置的數(shù)據(jù)字段；

根據(jù)目標(biāo)測(cè)試用例占用的邏輯資源區(qū)域縮減配置寄存器字段，縮減后的配置寄存器字段是對(duì)目標(biāo)測(cè)試用例占用的邏輯資源區(qū)域進(jìn)行配置的數(shù)據(jù)字段；

根據(jù)縮減后的配置寄存器字段修改FPGA芯片的目標(biāo)測(cè)試用例占用的邏輯資源區(qū)域中的配置寄存器的配置地址位；

根據(jù)幀頭字段、縮減后的配置寄存器字段以及幀尾字段生成縮減后的配置碼流，利用縮減后的配置碼流對(duì)FPGA芯片進(jìn)行集成驗(yàn)證。

其進(jìn)一步的技術(shù)方案為，根據(jù)縮減后的配置寄存器字段修改目標(biāo)測(cè)試用例占用的邏輯資源區(qū)域中的配置寄存器的配置地址位，包括：將配置寄存器的起始地址修改為縮減后的配置寄存器字段中第一幀數(shù)據(jù)對(duì)應(yīng)的地址值，將配置寄存器的結(jié)束地址修改為縮減后的配置寄存器字段中最后一幀數(shù)據(jù)對(duì)應(yīng)的地址值。

其進(jìn)一步的技術(shù)方案為，根據(jù)目標(biāo)測(cè)試用例占用的邏輯資源區(qū)域縮減配置寄存器字段，包括：保留對(duì)目標(biāo)測(cè)試用例占用的邏輯資源區(qū)域進(jìn)行配置的數(shù)據(jù)字段、刪除其余數(shù)據(jù)字段，將配置寄存器字段中與目標(biāo)測(cè)試用例占用的邏輯資源區(qū)域?qū)?yīng)的數(shù)據(jù)字段的起始幀作為縮減后的配置寄存器字段的第一幀，將配置寄存器字段中與目標(biāo)測(cè)試用例占用的邏輯資源區(qū)域?qū)?yīng)的數(shù)據(jù)字段的末尾幀作為縮減后的配置寄存器字段的最后一幀。

其進(jìn)一步的技術(shù)方案為，利用縮減后的配置碼流對(duì)FPGA芯片進(jìn)行集成驗(yàn)證，包括：

將縮減后的配置碼流通過DUT的配置數(shù)據(jù)輸入接口輸入到DUT中，將對(duì)應(yīng)的測(cè)試激勵(lì)通過DUT的通用數(shù)據(jù)輸入接口輸入到DUT中，DUT為待驗(yàn)證的全芯片電路網(wǎng)表，利用監(jiān)測(cè)器監(jiān)測(cè)DUT的輸出并與期望輸出進(jìn)行比較得到目標(biāo)測(cè)試用例對(duì)應(yīng)的測(cè)試結(jié)果。

其進(jìn)一步的技術(shù)方案為，該方法還包括：

確定觸發(fā)參數(shù)，從參數(shù)特征庫中確定與觸發(fā)參數(shù)對(duì)應(yīng)的測(cè)試用例作為目標(biāo)測(cè)試用例，參數(shù)特征庫中記載不同的觸發(fā)參數(shù)與測(cè)試用例之間的對(duì)應(yīng)關(guān)系，每個(gè)測(cè)試用例分別占用相應(yīng)的邏輯資源區(qū)域。