[發明專利]一種高效的FPGA集成驗證方法

有效

• 申請號: 202011597586.6
• 申請日: 2020-12-29
• 公開（公告）號: CN112597721B
• 公開（公告）日: 2022-03-18
• 發明（設計）人: 婁秀麗;叢紅艷;閆華;張艷飛;趙賽
• 申請（專利權）人: 無錫中微億芯有限公司;中國電子科技集團公司第五十八研究所
• 主分類號: G06F30/33
• 分類號: G06F30/33
• 代理公司: 無錫華源專利商標事務所(普通合伙) 32228
• 代理人: 過顧佳;聶啟新

1.一種高效的FPGA集成驗證方法，其特征在于，所述方法包括：

根據目標測試用例生成相應的全配置碼流，所述全配置碼流用于對整個FPGA芯片進行配置；

解析所述全配置碼流得到幀頭字段、配置寄存器字段以及幀尾字段，所述配置寄存器字段是對整個FPGA芯片所有邏輯資源進行配置的數據字段；

根據所述目標測試用例占用的邏輯資源區域縮減所述配置寄存器字段，包括：保留對所述目標測試用例占用的邏輯資源區域進行配置的數據字段、刪除其余數據字段，將所述配置寄存器字段中與所述目標測試用例占用的邏輯資源區域對應的數據字段的起始幀作為所述縮減后的配置寄存器字段的第一幀，將所述配置寄存器字段中與所述目標測試用例占用的邏輯資源區域對應的數據字段的末尾幀作為所述縮減后的配置寄存器字段的最后一幀；縮減后的配置寄存器字段是對所述目標測試用例占用的邏輯資源區域進行配置的數據字段；

根據縮減后的配置寄存器字段修改FPGA芯片的所述目標測試用例占用的邏輯資源區域中的配置寄存器的配置地址位，包括：將所述配置寄存器的起始地址修改為所述縮減后的配置寄存器字段中第一幀數據對應的地址值，將所述配置寄存器的結束地址修改為所述縮減后的配置寄存器字段中最后一幀數據對應的地址值；

根據所述幀頭字段、所述縮減后的配置寄存器字段以及所述幀尾字段生成縮減后的配置碼流，利用所述縮減后的配置碼流對FPGA芯片進行集成驗證。

2.根據權利要求1所述的方法，其特征在于，所述利用所述縮減后的配置碼流對FPGA芯片進行集成驗證，包括：

將所述縮減后的配置碼流通過DUT的配置數據輸入接口輸入到DUT中，將對應的測試激勵通過DUT的通用數據輸入接口輸入到DUT中，所述DUT為待驗證的全芯片電路網表，利用監測器監測DUT的輸出并與期望輸出進行比較得到所述目標測試用例對應的測試結果。

3.根據權利要求1或2所述的方法，其特征在于，所述方法還包括：

確定觸發參數，從參數特征庫中確定與所述觸發參數對應的測試用例作為所述目標測試用例，所述參數特征庫中記載不同的觸發參數與測試用例之間的對應關系，每個測試用例分別占用相應的邏輯資源區域。

4.根據權利要求3所述的方法，其特征在于，所述參數特征庫中包含多個占用相應的邏輯資源區域的測試用例，占用相應的邏輯資源區域的多個測試用例分別具有不同的測試用例標識，則所述觸發參數包括邏輯資源區域標識以及測試用例標識。