[發明專利]一種在FPGA中實現UFS陣列控制器的實現方式

在審

• 申請號: 202011594776.2
• 申請日: 2020-12-29
• 公開（公告）號: CN112667561A
• 公開（公告）日: 2021-04-16
• 發明（設計）人: 張澤渺;葉明
• 申請（專利權）人: 成都旋極歷通信息技術有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78;G06F13/16;G06C3/00
• 代理公司: 成都九鼎天元知識產權代理有限公司 51214
• 代理人: 胡川

1.一種在FPGA中實現UFS陣列控制器的實現方式，其特征在于，整個系統通過應用模塊、OS/公共UFS主機控制器驅動模塊、UFS陣列控制器和UFS控制器組成，所述UFS陣列控制器通過UFS主機控制器接口與所述OS/公共UFS主機控制器驅動模塊連接，所述UFS陣列控制器通過UFS內部接口與所述UFS控制器連接實現UFS控制器的陣列管理。

所述UFS陣列控制器包括物理層、協議層和應用層，所述物理層和應用層分層控制。

所述應用層包括MMIO空間管理模塊、磁盤陣列管理模塊、UFS操作命令集控制管理模塊、設備管理器和任務管理器，所述設備管理器、任務管理器與所述協議層的接口連接遵循UFS標準；

所述MMIO空間管理模塊通過MMIO接口實現數據循環隊列或描述符隊列的控制，所述磁盤陣列管理模塊實現磁盤陣列數據與地址映射，所述UFS操作命令集控制管理模塊實現若干UFS器件的數據讀寫控制。

所述物理層M-PHY通過利用分層查表在FPGA中調用7series FPGAS TransceiversWizard，將PWM脈沖調制、差分高電平脈沖、差分低電平脈沖、配置數據編碼、8b/10b編碼設計到若干查找表進行映射，實現M-PHY在M-TX以及M-RX上的編碼/解碼器。

2.根據權利要求1所述的在FPGA中實現UFS陣列控制器的實現方式，其特征在于，所述M-PHY層的第一層查找表對應M-TX框架中的8B/10B，將8B/10B編碼表和不同狀態下的10位編碼與傳輸線的高/低分別用0XXXXXXXX0b，1111111111b，0000000000b設計到不同的查找表內。

3.根據權利要求2所述的在FPGA中實現UFS陣列控制器的實現方式，其特征在于，所述M-PHY層的第二層為PWM_G1數據碼流查找表，對狀態下8B/10B轉換查表的高位地址設計一個查找表，建立不同狀態對應不同高位地址的映射。

4.根據權利要求3所述的在FPGA中實現UFS陣列控制器的實現方式，其特征在于，所述M-PHY層的第三層將M-PHY的17位接口接到所述M-PHY層第二層查找表的映射，包括8B/10B的直接映射、DIF-N，DIF-P，DIF-N到DIF-P跳變過程以及PWM-G1數據流按照HS-GX速率取樣進行映射。

5.根據權利要求4所述的在FPGA中實現UFS陣列控制器的實現方式，其特征在于，所述PWM-G1數據流至少支持PWM-G1和/或PWM-G0以及PWM-G2-7。

6.根據權利要求4所述的在FPGA中實現UFS陣列控制器的實現方式，其特征在于，所述MMIO空間管理模塊的MMIO接口按照JESD223C/D的UFSHCI標準規定設計與主機的接口，或按照扇區大小管理的512B*2^N大小FIFO堆棧，將外部接口以簡單的FIFO接口實現。

7.根據權利要求4所述的在FPGA中實現UFS陣列控制器的實現方式，其特征在于，所述UFS陣列控制器中并行的多個UFS FLASH芯片采用統一的配置信息進行配置，且從UDM_SAP接入點和UIO_SAP接入點讀取的各種參數信息與配置信息存儲在不同的內存空間。