[發明專利]一種量子芯片測試結構及其制備方法和測試方法

有效

• 申請號: 202011591315.X
• 申請日: 2020-12-29
• 公開（公告）號: CN112782557B
• 公開（公告）日: 2021-09-07
• 發明（設計）人: 趙勇杰
• 申請（專利權）人: 合肥本源量子計算科技有限責任公司
• 主分類號: G01R31/28
• 分類號: G01R31/28;G01R31/26;H01L39/22;H01L39/02;H01L39/24
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本發明公開了一種量子芯片測試結構及其制備方法和測試方法，屬于量子芯片制備與檢測領域。其中，所述量子芯片測試結構包括：位于襯底上的超導約瑟夫森結及其連接結構；位于連接結構上的第一隔離層，第一隔離層上形成有貫穿第一隔離層的連接窗口；位于第一隔離層上的第二隔離層，第二隔離層上形成有沉積窗口，沉積窗口用于限定位于第一隔離層上的沉積區域，且連接窗口與沉積窗口相連；以及位于連接窗口內的電連接部和位于沉積窗口內的電連接層，電連接部的一端與連接結構連接，另一端與電連接層連接，電連接層用于實現與測試設備的電接觸。本發明能實現超導約瑟夫森結的接觸式測試。

技術領域

本發明屬于量子芯片制備與檢測領域，更具體地說，涉及一種量子芯片測試結構及其制備方法和測試方法。

背景技術

量子芯片是量子計算機的核心部件，它主要包含超導量子芯片、半導體量子芯片、量子點芯片、離子阱及NV(金剛石)色心等，量子芯片上至少具有一個量子比特，每個量子比特包括相互耦合連接的探測器和量子比特裝置。對于超導量子芯片而言，量子比特包括對地電容、與電容并聯的閉環裝置、以及控制信號線，該閉環裝置由約瑟夫森結并聯構成，其中，約瑟夫森結(Josephson junction)，或稱為超導隧道結，一般是由兩超導材料層夾以某種很薄的勢壘層(厚度≤Cooper電子對的相干長度)而構成的結構，例如S(超導材料層)—I(半導體或絕緣體材料層)—S(超導材料層)結構，簡稱SIS。約瑟夫森結的性能質量直接決定超導量子比特性能的好壞，因此必須進行測試來確認是否合格。

根據傳統半導體測試方案，測試包括非接觸式測試和接觸式測試。對于非接觸式測試，超導量子芯片上可以包括兩種超導約瑟夫森結，一種為測試結，一種為功能結，測試結一般分布在芯片的角落，若測試結的測試結果通過，則認為功能結也是正常的。但是，這是基于工藝成熟，形成的測試結和功能結一致性較好的前提，而超導量子芯片的制備與傳統半導體工藝存在差異，就導致目前工藝穩定性達不到標準，可能出現測試結通過但實際功能結異常的情況。對于接觸式測試，由于超導約瑟夫森結的結構敏感，些微的微結構損傷可能就會導致超導約瑟夫森結異常，因此目前的普遍認知是無法采用電接觸式的方法進行測量。

發明內容

為了解決無法采用電接觸式的方法進行超導約瑟夫森結電性測試的問題，本發明提供一種量子芯片測試結構、其制備方法和測試方法，以實現對超導約瑟夫森結進行電接觸式測試。

本發明的一個方面提供了一種量子芯片測試結構，包括：

位于襯底上的超導約瑟夫森結及其連接結構；

位于所述連接結構上的第一隔離層，所述第一隔離層上形成有貫穿所述第一隔離層的連接窗口；

位于所述第一隔離層上的第二隔離層，所述第二隔離層上形成有沉積窗口，所述沉積窗口用于限定位于所述第一隔離層上的沉積區域，且所述連接窗口與所述沉積窗口相連；以及

位于所述連接窗口內的電連接部和位于所述沉積窗口內的電連接層，所述電連接部的一端與所述連接結構連接，另一端與所述電連接層連接，所述電連接層用于實現與測試設備的電接觸。

如上所述的測試結構，其中，優選的是，所述第一隔離層、所述第二隔離層的材質為光刻膠、電子束膠中的至少一種。

如上所述的測試結構，其中，優選的是，所述沉積窗口形成有下切結構，且所述電連接層的厚度小于所述第二隔離層的厚度。

如上所述的測試結構，其中，優選的是，所述連接結構的材質為超導材料。

如上所述的測試結構，其中，優選的是，所述超導材料包括TiN、Nb、Al或者Ta中之一。

如上所述的測試結構，其中，優選的是，所述電連接層和所述電連接部的材質為易剝離導電材料。相對于連接結構易于剝離

如上所述的測試結構，其中，優選的是，所述易剝離導電材料包括Al、Ze中之一。