[發(fā)明專利]一種量子芯片測(cè)試結(jié)構(gòu)及其制備方法和測(cè)試方法

有效

• 申請(qǐng)?zhí)枺?/td>: 202011591315.X
• 申請(qǐng)日: 2020-12-29
• 公開（公告）號(hào): CN112782557B
• 公開（公告）日: 2021-09-07
• 發(fā)明（設(shè)計(jì)）人: 趙勇杰
• 申請(qǐng)（專利權(quán)）人: 合肥本源量子計(jì)算科技有限責(zé)任公司
• 主分類號(hào): G01R31/28
• 分類號(hào): G01R31/28;G01R31/26;H01L39/22;H01L39/02;H01L39/24
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1.一種量子芯片測(cè)試結(jié)構(gòu)，其特征在于，包括：

位于襯底上的超導(dǎo)約瑟夫森結(jié)及其連接結(jié)構(gòu)；

位于所述連接結(jié)構(gòu)上的第一隔離層，所述第一隔離層上形成有貫穿所述第一隔離層的連接窗口；

位于所述第一隔離層上的第二隔離層，所述第二隔離層上形成有沉積窗口，所述沉積窗口用于限定位于所述第一隔離層上的沉積區(qū)域，且所述連接窗口與所述沉積窗口相連；以及

位于所述連接窗口內(nèi)的電連接部和位于所述沉積窗口內(nèi)的電連接層，所述電連接部的一端與所述連接結(jié)構(gòu)連接，另一端與所述電連接層連接，所述電連接層用于實(shí)現(xiàn)與測(cè)試設(shè)備的電接觸。

2.根據(jù)權(quán)利要求1所述的量子芯片測(cè)試結(jié)構(gòu)，其特征在于，所述第一隔離層、所述第二隔離層的材質(zhì)為光刻膠、電子束膠中的至少一種。

3.根據(jù)權(quán)利要求1或2所述的量子芯片測(cè)試結(jié)構(gòu)，其特征在于，所述沉積窗口形成有下切結(jié)構(gòu)，且所述電連接層的厚度小于所述第二隔離層的厚度。

4.根據(jù)權(quán)利要求1所述的量子芯片測(cè)試結(jié)構(gòu)，其特征在于：所述連接結(jié)構(gòu)的材質(zhì)為超導(dǎo)材料。

5.根據(jù)權(quán)利要求4所述的量子芯片測(cè)試結(jié)構(gòu)，其特征在于：所述超導(dǎo)材料包括TiN、Nb、Al或者Ta中之一。

6.根據(jù)權(quán)利要求1所述的量子芯片測(cè)試結(jié)構(gòu)，其特征在于：所述電連接層和所述電連接部的材質(zhì)為易剝離導(dǎo)電材料。

7.根據(jù)權(quán)利要求6所述的量子芯片測(cè)試結(jié)構(gòu)，其特征在于：所述易剝離導(dǎo)電材料包括Al、Ze中之一。

8.一種量子芯片測(cè)試結(jié)構(gòu)的制備方法，包括：

在襯底上制備超導(dǎo)約瑟夫森結(jié)及其連接結(jié)構(gòu)；

形成第一隔離層于所述連接結(jié)構(gòu)上，并在所述第一隔離層上形成貫穿所述第一隔離層的連接窗口；

形成第二隔離層于第一隔離層上，并在所述第二隔離層上形成沉積窗口，其中，所述沉積窗口用于限定位于所述第一隔離層上的沉積區(qū)域，且所述連接窗口與所述沉積窗口相連；以及

形成電連接部于所述連接窗口內(nèi)，并形成電連接層于所述沉積窗口內(nèi)，其中，所述電連接部的一端與所述連接結(jié)構(gòu)連接，另一端與所述電連接層連接，所述電連接層用于實(shí)現(xiàn)與測(cè)試設(shè)備的電接觸。

9.根據(jù)權(quán)利要求8所述的制備方法，其特征在于：所述第一隔離層、所述第二隔離層的材質(zhì)為光刻膠、電子束膠中的至少一種。

10.根據(jù)權(quán)利要求8或9所述的制備方法，其特征在于，形成的所述沉積窗口具有下切結(jié)構(gòu)，且所述電連接層的厚度小于所述第二隔離層的厚度。

11.根據(jù)權(quán)利要求8所述的制備方法，其特征在于：在形成電連接部于所述連接窗口內(nèi)，并形成電連接層于所述沉積窗口內(nèi)的步驟之前，還包括：

去除所述連接結(jié)構(gòu)上指定區(qū)域的氧化膜層，其中，所述指定區(qū)域?yàn)樗鲞B接窗口暴露出的區(qū)域。

12.一種量子芯片的測(cè)試方法，包括：

提供量子芯片測(cè)試結(jié)構(gòu)設(shè)置于測(cè)試設(shè)備中，所述量子芯片測(cè)試結(jié)構(gòu)為如權(quán)利要求1-7中任意一項(xiàng)所述的量子芯片測(cè)試結(jié)構(gòu)，或者為如權(quán)利要求8-11中任意一項(xiàng)所述的量子芯片測(cè)試結(jié)構(gòu)的制備方法獲得的量子芯片測(cè)試結(jié)構(gòu)；以及

將測(cè)試設(shè)備的電連接元件與所述電連接層直接接觸進(jìn)行超導(dǎo)約瑟夫森結(jié)的電性測(cè)試。

13.一種量子芯片的制備方法，包括如權(quán)利要求12所述的一種量子芯片的測(cè)試方法，其特征在于，在測(cè)試完成后，包括：

剝離去除所述第一隔離層和所述第二隔離層，以及所述電連接層和所述電連接部。