[發明專利]基于施密特觸發器型反相器的物理不可克隆函數電路結構

在審

• 申請號: 202011590616.0
• 申請日: 2020-12-29
• 公開（公告）號: CN112687307A
• 公開（公告）日: 2021-04-20
• 發明（設計）人: 趙曉錦;吳若陽;黃子臻
• 申請（專利權）人: 深圳大學
• 主分類號: G11C11/41
• 分類號: G11C11/41;G11C8/10;G11C5/14;G11C11/56
• 代理公司: 深圳市精英專利事務所 44242
• 代理人: 涂年影

1.一種基于交叉耦合施密特觸發器型反相器的物理不可克隆函數電路結構，其特征在于，包括行譯碼器、列譯碼器、多路選擇器、基本單元陣列及直流電源；

所述基本單元陣列用于產生二進制的輸出信號，所述基本單元陣列由N個基本單元列所組成，每一所述基本單元列包含M個基本單元，其中，M及N均為大于1的整數；

每一所述基本單元均由交叉耦合的兩個施密特觸發器型反相器所組成，每一所述施密特觸發器型反相器的電路特性因半導體加工工藝的偏差而存在細微差別，每一所述基本單元包含的一個所述施密特觸發器型反相器的輸入端與另一所述施密特觸發器型反相器的輸出端的連接點作為所述基本單元的第一耦合端，一個所述施密特觸發器型反相器的輸出端與另一所述施密特觸發器型反相器的輸入端的連接點作為所述基本單元的第二耦合端；

通過所述直流電源對每一所述基本單元的第一耦合端及第二耦合端進行充電；

所述行譯碼器與每一所述基本單元進行連接，用于從多行基本單元中選擇其中一行基本單元的輸出信號作為每一所述基本單元行的輸出信號；

所述列譯碼器通過所述多路選擇器與每一所述基本單元列進行連接，用于從多個所述基本單元列中選擇一個基本單元列的輸出信號輸出。

2.根據權利要求1所述的基于交叉耦合施密特觸發器型反相器的物理不可克隆函數電路結構，其特征在于，所述施密特觸發器包括第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管及第六晶體管；

所述第一晶體管的柵極、所述第二晶體管的柵極、所述第四晶體管的柵極及所述第五晶體管的柵極均與所述施密特觸發器的輸入端相連接，所述第二晶體管的漏極、所述第三晶體管的柵極、所述第四晶體管的漏極及所述第六晶體管的柵極均與所述施密特觸發器的輸出端相連接；

所述第一晶體管的源極與所述直流電源相連接、其漏極同時與所述第二晶體管的源極及所述第三晶體管的源極相連接，所述第五晶體管的漏極同時與所述第四晶體管的源極及所述第六晶體管的源極相連接、其源極接地，所述第三晶體管的漏極接地，所述第六晶體管的漏極與所述直流電源相連接。

3.根據權利要求2所述的基于交叉耦合施密特觸發器型反相器的物理不可克隆函數電路結構，其特征在于，所述第一晶體管、所述第二晶體管及所述第三晶體管均為PMOS晶體管。

4.根據權利要求2所述的基于交叉耦合施密特觸發器型反相器的物理不可克隆函數電路結構，其特征在于，所述第四晶體管、所述第五晶體管及所述第六晶體管均為NMOS晶體管。

5.根據權利要求2至4任一項所述的基于交叉耦合施密特觸發器型反相器的物理不可克隆函數電路結構，其特征在于，所述直流電源的電壓可在0.1V-0.15V，以及0.9V-1.5V之間進行調節。

6.根據權利要求5所述的基于交叉耦合施密特觸發器型反相器的物理不可克隆函數電路結構，所述直流電源的電壓在0.9V-1.5V之間調節時，所述交叉耦合的兩個施密特觸發器型反相器作為物理不可克隆函數電路進行密鑰生成。

7.根據權利要求5所述的基于交叉耦合施密特觸發器型反相器的物理不可克隆函數電路結構，所述M和N均為大于1的正整數。

8.根據權利要求5所述的基于交叉耦合施密特觸發器型反相器的物理不可克隆函數電路結構，所述直流電源的電壓在0.1V-0.15V之間調節時，所述施密特觸發器型反相器可以作為普通反相器進行使用，所述交叉耦合的兩個施密特觸發器型反相器可以作為靜態隨機存儲器進行復用。

9.根據權利要求5所述的基于交叉耦合施密特觸發器型反相器的物理不可克隆函數電路結構，其特征在于，所述物理不可克隆函數電路結構采用互補型金屬氧化物半導體工藝制作得到。

10.根據權利要求9所述的基于交叉耦合施密特觸發器型反相器的物理不可克隆函數電路結構，其特征在于，所述物理不可克隆函數電路結構采用65nm的互補型金屬氧化物半導體工藝制作得到。