[發明專利]一種SRAM糾錯方法、系統及終端

在審

• 申請號: 202011589480.1
• 申請日: 2020-12-29
• 公開（公告）號: CN114694736A
• 公開（公告）日: 2022-07-01
• 發明（設計）人: 許霞;董業民;楊文偉
• 申請（專利權）人: 上海新微技術研發中心有限公司
• 主分類號: G11C29/42
• 分類號: G11C29/42;G11C11/413
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 徐秋平

本發明提供一種SRAM糾錯方法、系統及終端，包括以下步驟：獲取SRAM在一個刷新周期中的比特單元的ECC數值；當所述ECC數值大于預設閾值時，提高所述SRAM的刷新頻率；當所述ECC數值小于所述預設閾值時，降低所述SRAM的刷新頻率。本發明的SRAM糾錯方法、系統及終端通過自適應地調整SRAM的刷新頻率來實現SRAM的有效糾錯，極大地提升了SRAM的可靠性。

技術領域

本發明涉及靜態隨機存儲器(Static Random-Access Memory，SRAM)的技術領域，特別是涉及一種SRAM糾錯方法、系統及終端。

背景技術

SRAM由于具有高集成度、高速率、低功耗等特點，被廣泛使用于電腦、服務器、通訊存儲設備等中。可靠性和數據的完整性是存儲設備時需要關注的最重要的因素，故要求不能因環境條件(如輻射)而破壞存儲器中的數據。而SRAM對單粒子翻轉效應特別敏感，這種效應會導致SRAM地址單元中存儲的數據發生不可預測的翻轉，由此導致的結果會很嚴重。

為提高SRAM的可靠性，進行系統設計時，需要考慮片內或片外錯誤校驗性能或冗余技術。隨著半導體行業器件的尺寸越來越小，SRAM發生單粒子翻轉的臨界閾值不斷降低，SRAM本身的可靠性越來越低。因此，如何實現高可靠性的、抗單粒子翻轉的SRAM糾錯成為當前的熱點研究課題。

現有技術是，SRAM中的數據更新邏輯如圖1所示。其中，SRAM會在一定的周期如t秒內，通過B口對SRAM中的數據進行刷新。具體地，SRAM中讀出的數據經過解碼器后，糾錯編碼(Error Correcting Code，ECC)會將不大于糾錯能力(如海明碼糾錯能力為1bit)的數據進行糾正，再回寫到SRAM中覆蓋相同地址的單元。因此，只要在一個周期t秒內，一個編碼字中發生的錯誤數不大于糾錯能力，錯誤就不會在SRAM中累積，從而大大增加了SRAM的空間可靠性。然而，上述SRAM糾錯方法中雖然刷新頻率(1/t)可調，但無法根據輻照情況進行自適應調整，從而無法兼顧SRAM的功耗、速度與可靠性的多重需求。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種SRAM糾錯方法、系統及終端，通過自適應地調整SRAM的刷新頻率來實現SRAM的有效糾錯，極大地提升了SRAM的可靠性。

為實現上述目的及其他相關目的，本發明提供一種SRAM糾錯方法，包括以下步驟：獲取SRAM在一個刷新周期中的比特單元的ECC數值；當所述ECC數值大于預設閾值時，提高所述SRAM的刷新頻率；當所述ECC數值小于所述預設閾值時，降低所述SRAM的刷新頻率。

于本發明一實施例中，所述ECC數值為比特單元的ECC個數。

于本發明一實施例中，所述ECC數值為比特單元的ECC比例。

于本發明一實施例中，所述ECC數值為ECC次數。

對應地，本發明提供一種SRAM糾錯系統，包括獲取模塊和糾錯模塊；

所述獲取模塊用于獲取SRAM在一個刷新周期中的比特單元的ECC數值；

所述糾錯模塊用于當所述ECC數值大于預設閾值時，提高所述SRAM的刷新頻率；當所述ECC數值小于所述預設閾值時，降低所述SRAM的刷新頻率。

于本發明一實施例中，所述ECC數值為比特單元的ECC個數。

于本發明一實施例中，所述ECC數值為比特單元的ECC比例。

于本發明一實施例中，所述ECC數值為ECC次數。

本發明提供一種SRAM糾錯終端，包括處理器及存儲器；

所述存儲器用于存儲計算機程序；

所述處理器用于執行所述存儲器存儲的計算機程序，以使所述終端執行上述的SRAM糾錯方法。