[發明專利]SOI HYB邊緣硅外延制造方法和終端設備

在審

• 申請號: 202011562993.3
• 申請日: 2020-12-25
• 公開（公告）號: CN112736025A
• 公開（公告）日: 2021-04-30
• 發明（設計）人: 朱軼錚;陸連
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762;H01L27/12
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 焦天雷

本發明公開了一種SOI HYB邊緣硅外延制造方法，包括：提供一SOI襯底；設置硬掩膜層刻蝕去除部分SOI襯底的BOX層、SOI SI層和OX層露出硅襯底，在露出硅襯底上形成硅外延；執行研磨工藝，使硅外延上表面與硬掩膜層上表面齊平；對硅外延執行刻蝕，使硅外延上表面位于SOI SI層的上表面和下表面之間；去除硬掩膜層、OX層和SIN層，使SOI SI層上表面和硅外延上表面齊平；執行STI trench刻蝕工及后續工藝。本發明能為后續STI trench刻蝕工藝提供平整的平面，徹底消除高度差，能夠改善STI淺溝槽刻蝕負載效應以及擴大BARC刻蝕窗口降低刻蝕殘留缺陷風險，進而提高產品的良品率。

技術領域

本發明涉及集成電路制造領域，特殊涉及一種SOI HYB邊緣硅外延制造方法。本發明還涉及一種用于執行所述SOI HYB邊緣硅外延制造方法的終端設備。

背景技術

SOI全稱為Silicon-On-Insulator，即絕緣襯底上的硅，該技術是在頂層硅和背襯底之間引入了一層埋氧化層。SOI是硅晶體管結構在絕緣體之上的意思，原理就是在Silicon(硅)晶體管之間，加入絕緣體物質，可使兩者之間的寄生電容比原來的少上一倍。材料通過在絕緣體上形成半導體薄膜，SOI材料具有體硅所無法比擬的優點：可以實現集成電路中元器件的介質隔離，徹底消除了體硅CMOS電路中的寄生閂鎖效應；采用這種材料制成的集成電路還具有寄生電容小、集成密度高、速度快、工藝簡單、短溝道效應小及特別適用于低壓低功耗電路等優勢，因此可以說SOI將有可能成為深亞微米的低壓、低功耗集成電路的主流技術。此外，SOI材料還被用來制造MEMS光開關，如利用體微機械加工技術。

如圖1所示，左側為SOI區域右側為HYB non-SOI區域，外延硅層生長時由于左側SOI的存在導致邊緣交界處硅生成速度較快在邊界形成凸起。后續工藝會會在此處刻蝕形成STI溝槽區隔SOI/HYB bulk區域。受silicon凸起的影響在STI刻蝕過程中傳導到最后形成溝槽負載效應，如圖2所示。并且，在小尺寸HYB區域存在雙邊界凸起導致中間BARC相對厚度較厚，刻蝕窗口覆蓋不足導致圖形斷線，造成產品良率不足。

發明內容

在發明內容部分中引入了一系列簡化形式的概念,該簡化形式的概念均為本領域現有技術簡化，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

本發明要解決的技術問題是提供一種能避免SOI HYB邊緣硅外延凸起造成STI刻蝕負載，并擴大BARC刻蝕窗口降低刻蝕殘留缺陷的SOI HYB邊緣硅外延制造方法和執行所述SOI HYB邊緣硅外延制造方法的終端設備。

為解決上述技術問題，本發明提供的SOI HYB邊緣硅外延制造方法，包括以下步驟：

S1，提供一SOI襯底；

S2，設置硬掩膜層刻蝕去除部分SOI襯底的BOX層、SOI SI層和OX層露出硅襯底，在露出硅襯底上形成硅外延；

S3，執行研磨工藝，使硅外延上表面與硬掩膜層上表面齊平；

S4，對硅外延執行刻蝕，使硅外延上表面位于SOI SI層的上表面和下表面之間；

S5，去除硬掩膜層、OX層和SIN層，使SOI SI層上表面和硅外延上表面齊平；

S6，執行STI trench刻蝕工及后續工藝。

可選擇的，進一步改進所述的SOI HYB邊緣硅外延制造方法，實施步驟S3時，以SIN層為硬掩膜層。

可選擇的，進一步改進所述的SOI HYB邊緣硅外延制造方法，實施步驟S3時，通過CMP工藝使硅外延與SIN層齊平