[發明專利]SOI HYB邊緣硅外延制造方法和終端設備在審
| 申請號： | 202011562993.3 | 申請日： | 2020-12-25 |
| 公開（公告）號： | CN112736025A | 公開（公告）日： | 2021-04-30 |
| 發明（設計）人： | 朱軼錚;陸連 | 申請（專利權）人： | 上海華力集成電路制造有限公司 |
| 主分類號： | H01L21/762 | 分類號： | H01L21/762;H01L27/12 |
| 代理公司： | 上海浦一知識產權代理有限公司 31211 | 代理人： | 焦天雷 |
| 地址： | 201203 上海市浦*** | 國省代碼： | 上海;31 |
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| 摘要： | |||
| 搜索關鍵詞： | soi hyb 邊緣 外延 制造 方法 終端設備 | ||
1.一種SOI HYB邊緣硅外延制造方法，其特征在于，包括以下步驟：
S1，提供一SOI襯底；
S2，設置硬掩膜層刻蝕去除部分SOI襯底的BOX層、SOI SI層和OX層露出硅襯底，在露出硅襯底上形成硅外延；
S3，執行研磨工藝，使硅外延上表面與硬掩膜層上表面齊平；
S4，對硅外延執行刻蝕，使硅外延上表面位于SOI SI層的上表面和下表面之間；
S5，去除硬掩膜層、OX層和SIN層，使SOI SI層上表面和硅外延上表面齊平；
S6，執行STI trench刻蝕工及后續工藝。
2.如權利要求1所述的SOI HYB邊緣硅外延制造方法，其特征在于：實施步驟S3時，以SIN層為硬掩膜層。
3.如權利要求2所述的SOI HYB邊緣硅外延制造方法，其特征在于：實施步驟S3時，通過CMP工藝使硅外延與SIN層齊平。
4.如權利要求1所述的SOI HYB邊緣硅外延制造方法，其特征在于：實施步驟S4時，通過poly/SIN高選擇比干法刻蝕使硅外延上表面位于SOISI層的上表面和下表面之間。
5.如權利要求1所述的SOI HYB邊緣硅外延制造方法，其特征在于：實施步驟S4時，通過poly/SIN高選擇比濕法刻蝕使硅外延上表面位于SOISI層的上表面和下表面之間。
6.如權利要求1-5任意一項所述的SOI HYB邊緣硅外延制造方法，其特征在于：其能用于FDSOI wafer。
7.如權利要求1-5任意一項所述的SOI HYB邊緣硅外延制造方法，其特征在于：其能用于大于等于130nm、90nm、65nm、55nm、45nm、40nm、32nm、28nm、22nm、20nm和小于等于16nm工藝。
8.如權利要求1-5任意一項所述的SOI HYB邊緣硅外延制造方法，其特征在于：其能用于半導體邏輯器件、半導體存儲器件和半導體射頻器件的制造工藝。
9.一種終端設備，其特征在于：其用于執行權利要求1-5任意一項所述的SOI HYB邊緣硅外延制造方法。
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H01L 半導體器件；其他類目中不包括的電固體器件
H01L21-00 專門適用于制造或處理半導體或固體器件或其部件的方法或設備
H01L21-02 .半導體器件或其部件的制造或處理
H01L21-64 .非專門適用于包含在H01L 31/00至H01L 51/00各組的單個器件所使用的除半導體器件之外的固體器件或其部件的制造或處理
H01L21-66 .在制造或處理過程中的測試或測量
H01L21-67 .專門適用于在制造或處理過程中處理半導體或電固體器件的裝置；專門適合于在半導體或電固體器件或部件的制造或處理過程中處理晶片的裝置
H01L21-70 .由在一共用基片內或其上形成的多個固態組件或集成電路組成的器件或其部件的制造或處理；集成電路器件或其特殊部件的制造
