[發明專利]用于在堆疊納米帶裝置上的雙金屬柵的插塞和凹進過程

在審

• 申請號: 202011552927.8
• 申請日: 2020-12-24
• 公開（公告）號: CN113851540A
• 公開（公告）日: 2021-12-28
• 發明（設計）人: N·托馬斯;M·K·哈珀;L·P·古勒爾;M·拉多薩爾耶維奇;T·邁克羅斯
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/10;H01L21/336;B82Y10/00
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 楊美靈;李嘯

本公開的發明名稱是用于在堆疊納米帶裝置上的雙金屬柵的插塞和凹進過程。本文所公開的實施例包括半導體裝置以及制作這類裝置的方法。在實施例中，半導體裝置包括：多個堆疊半導體溝道，包括第一半導體溝道以及在第一半導體溝道之上的第二半導體溝道。在實施例中，間距是在第一半導體溝道與第二半導體溝道之間。半導體裝置進一步包括柵電介質，該柵電介質包圍多個堆疊半導體溝道的半導體溝道的單獨半導體溝道。在實施例中，第一功函數金屬包圍第一半導體溝道，而第二功函數金屬包圍第二半導體溝道。

技術領域

本公開的實施例涉及半導體裝置，以及更特別地涉及采用一種用于實現雙功函數金屬的插塞和凹進（plug and recess）過程所形成的堆疊納米帶裝置。

背景技術

在過去數十年，集成電路中的特征的縮放已成為日益增長的半導體工業背后的驅動力。到越來越小的特征的縮放實現在半導體芯片的有限基板面（real estate）上的功能單元的增加密度。例如，縮小晶體管尺寸允許在芯片上結合增加數量的存儲器或邏輯裝置，從而適合于（lend to）制作具有增加的容量的產品。然而，針對越來越大容量的驅動并非沒有問題。優化每個裝置的性能的必要性變得越來越重要。

在集成電路裝置的制造中，隨著裝置尺寸持續縮小，全環繞柵（gate-all-around；GAA）晶體管（例如納米線或納米帶晶體管）已變得更加普遍。然而，縮放GAA晶體管并非沒有后果。隨著微電子電路的這些基本構建塊的尺寸減小并且隨著在給定區域中制作的基本構建塊的絕對數量（sheer number）增加，對用來制作這些構建塊的半導體過程的約束已變得巨多。

發明內容

本公開提供一種半導體裝置，包括：多個堆疊半導體溝道，包括：第一半導體溝道；以及第一半導體溝道之上的第二半導體溝道，其中間距是在第一半導體溝道與第二半導體溝道之間；柵電介質，包圍多個堆疊半導體溝道的半導體溝道的單獨半導體溝道；第一功函數金屬，包圍第一半導體溝道；以及第二功函數金屬，包圍第二半導體溝道。

本公開還提供一種形成半導體裝置的方法，包括：形成半導體溝道的疊層，包括：第一半導體溝道；以及第一半導體溝道之上的第二半導體溝道，其中間距是在第一半導體溝道與第二半導體溝道之間，并且其中柵電介質包圍第一半導體溝道和第二半導體溝道；將第一掩模設置在第一半導體溝道之上；在第二半導體溝道之間形成犧牲插塞；去除第一掩模；圍繞第一半導體溝道和第二半導體溝道來設置第一功函數金屬；將第二掩模設置在第一半導體溝道之上；去除包圍第二半導體溝道的第一功函數金屬的暴露部分；去除犧牲插塞；去除第二掩模；圍繞第二半導體溝道來設置第二功函數金屬；以及將導電填充層設置在第一功函數金屬和第二功函數金屬之上。

本公開還提供一種半導體裝置，包括：第一導電類型的第一晶體管，其中第一晶體管包括：第一源區；第一漏區；第一源區與第一漏區之間的多個第一半導體溝道；第一柵電介質，包圍多個第一半導體溝道；以及第一功函數金屬，包圍第一柵電介質；以及第一晶體管之上的第二導電類型的第二晶體管，其中第二晶體管包括：第二源區；第二漏區；第二源區與第二漏區之間的多個第二半導體溝道，其中最底部第二半導體溝道與最頂部第一半導體溝道間隔開大致為20 nm或以下的間距；第二柵電介質，包圍多個第二半導體溝道；以及第二功函數金屬，包圍第二柵電介質。

本公開還提供一種電子系統，包括：板；電子封裝，耦合到板；以及管芯，電耦合到電子封裝，其中管芯包括：多個堆疊半導體溝道，包括：第一半導體溝道，其中第一半導體溝道具有第一間距；以及第一半導體溝道之上的第二半導體溝道，其中第二半導體溝道具有第一間距，并且其中第二間距是在第一半導體溝道與第二半導體溝道之間；柵電介質，包圍多個堆疊半導體溝道的半導體溝道的單獨半導體溝道；第一功函數金屬，包圍第一半導體溝道；以及第二功函數金屬，包圍第二半導體溝道。

附圖說明

圖1A是按照實施例的、具有第一晶體管以及沿溝道的長度被堆疊在第一晶體管之上的第二晶體管的半導體裝置的截面圖。

圖1B是按照實施例的、圖1A中的半導體裝置沿線條B-B’的截面圖。