[發明專利]用于在堆疊納米帶裝置上的雙金屬柵的插塞和凹進過程

在審

• 申請號: 202011552927.8
• 申請日: 2020-12-24
• 公開（公告）號: CN113851540A
• 公開（公告）日: 2021-12-28
• 發明（設計）人: N·托馬斯;M·K·哈珀;L·P·古勒爾;M·拉多薩爾耶維奇;T·邁克羅斯
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/10;H01L21/336;B82Y10/00
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 楊美靈;李嘯

1.一種半導體裝置，包括：

多個堆疊半導體溝道，包括：

第一半導體溝道；以及

所述第一半導體溝道之上的第二半導體溝道，其中間距是在所述第一半導體溝道與所述第二半導體溝道之間；

柵電介質，包圍所述多個堆疊半導體溝道的所述半導體溝道的單獨半導體溝道；

第一功函數金屬，包圍所述第一半導體溝道；以及

第二功函數金屬，包圍所述第二半導體溝道。

2.如權利要求1所述的半導體裝置，其中所述間距大于所述第一半導體溝道之間的第二間距。

3.如權利要求2所述的半導體裝置，其中所述間距大致為50 nm或以下，并且其中所述第二間距大致為10 nm或以下。

4.如權利要求3所述的半導體裝置，其中所述間距大致為20 nm或以下。

5.如權利要求1、2、3或4所述的半導體裝置，進一步包括：

導電填充層，電耦合到所述第一功函數金屬和所述第二功函數金屬。

6.如權利要求5所述的半導體裝置，其中所述填充層的部分處于所述第一半導體溝道與所述第二半導體溝道之間。

7.如權利要求6所述的半導體裝置，其中第一功函數金屬接觸所述填充層的所述部分的三個表面，并且其中所述第二功函數金屬接觸所述填充層的所述部分的三個表面。

8.如權利要求6所述的半導體裝置，其中所述第二功函數金屬包圍所述填充層的所述部分的周邊。

9.如權利要求5所述的半導體裝置，其中所述填充層直接接觸所述第一功函數金屬和所述第二功函數金屬。

10.如權利要求5所述的半導體裝置，其中所述第二功函數金屬將所述填充層與所述第一功函數金屬分隔。

11.如權利要求1、2、3或4所述的半導體裝置，其中所述多個堆疊半導體溝道是納米帶溝道或納米線溝道。

12.一種形成半導體裝置的方法，包括：

形成半導體溝道的疊層，包括：

第一半導體溝道；以及

所述第一半導體溝道之上的第二半導體溝道，其中間距是在所述第一半導體溝道與所述第二半導體溝道之間，并且其中柵電介質包圍所述第一半導體溝道和所述第二半導體溝道；

將第一掩模設置在所述第一半導體溝道之上；

在所述第二半導體溝道之間形成犧牲插塞；

去除所述第一掩模；

圍繞所述第一半導體溝道和所述第二半導體溝道來設置第一功函數金屬；

將第二掩模設置在所述第一半導體溝道之上；

去除包圍所述第二半導體溝道的所述第一功函數金屬的暴露部分；

去除所述犧牲插塞；

去除所述第二掩模；

圍繞所述第二半導體溝道來設置第二功函數金屬；以及

將導電填充層設置在所述第一功函數金屬和所述第二功函數金屬之上。

13.如權利要求12所述的方法，其中所述犧牲插塞相對于所述柵電介質是蝕刻選擇性的。

14.如權利要求13所述的方法，其中所述犧牲插塞包括鋁和氧或者硅和氧。

15.如權利要求12、13或14所述的方法，其中采用原子層沉積（ALD）過程來設置所述犧牲插塞。

16.如權利要求12、13或14所述的方法，其中所述第二功函數金屬完全包圍所述第一功函數金屬。

17.如權利要求12、13或14所述的方法，其中所述第二功函數金屬包圍所述第一功函數金屬的三個表面。