[發(fā)明專利]一種內(nèi)存模組和內(nèi)存總線信號處理方法

在審

• 申請?zhí)枺?/td>: 202011551613.6
• 申請日: 2020-12-24
• 公開（公告）號: CN114661641A
• 公開（公告）日: 2022-06-24
• 發(fā)明（設(shè)計）人: 鐘衛(wèi)
• 申請（專利權(quán)）人: 華為技術(shù)有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16;G06F3/06
• 代理公司: 暫無信息
• 代理人: 暫無信息

公開了一種內(nèi)存模組，內(nèi)存模組包括：緩沖器、多個內(nèi)存顆粒。緩沖器以第一內(nèi)存總線連接到處理器，同時以第二內(nèi)存總線連接到多個內(nèi)存顆粒。其中，第一內(nèi)存總線和第二內(nèi)存總線支持相同的標(biāo)準(zhǔn)。緩沖器用于將第一內(nèi)存總線上的信號轉(zhuǎn)換成第二內(nèi)存總線上的信號。其中，第一內(nèi)存總線上的信號的數(shù)據(jù)率和第二內(nèi)存總線上的信號的數(shù)據(jù)率不同。通過該技術(shù)方案，可以有效解決內(nèi)存顆粒和處理器的內(nèi)存總線支持的信號最高數(shù)據(jù)率不匹配的問題。

技術(shù)領(lǐng)域

本申請涉及計算機系統(tǒng)，尤其涉及一種內(nèi)存模組、內(nèi)存總線信號處理方法和計算機系統(tǒng)。

背景技術(shù)

雙倍速率同步動態(tài)隨機存儲存儲器(double data rate synchronous dynamicrandom access memory,DDR SDRAM)標(biāo)準(zhǔn)的產(chǎn)品已經(jīng)廣泛應(yīng)用于計算機系統(tǒng)中。目前DDRSDRAM標(biāo)準(zhǔn)已經(jīng)演進到DDR5標(biāo)準(zhǔn)，數(shù)據(jù)率最高到6400兆傳輸每秒 (mega-transfer persecond，MT/s)。

DDR5標(biāo)準(zhǔn)的內(nèi)存顆粒產(chǎn)品的推出進度慢于支持DDR5標(biāo)準(zhǔn)的處理器產(chǎn)品的推出速度。例如現(xiàn)在已有支持DDR5標(biāo)準(zhǔn)的處理器產(chǎn)品的內(nèi)存總線支持?jǐn)?shù)據(jù)率最高 6400MT/s的信號，但是DDR5標(biāo)準(zhǔn)的內(nèi)存顆粒目前只支持最高3200MT/s的信號。這樣的內(nèi)存顆粒無法在計算機系統(tǒng)中充分發(fā)揮處理器的內(nèi)存總線的性能優(yōu)勢。

發(fā)明內(nèi)容

本申請公開了一種內(nèi)存模組、內(nèi)存總線信號處理方法和計算機系統(tǒng)。通過處理器的內(nèi)存總線的信號轉(zhuǎn)換成內(nèi)存顆粒的內(nèi)存總線上的信號，可以有效解決內(nèi)存顆粒的內(nèi)存總線支持的信號和處理器的內(nèi)存總線支持的信號的最高數(shù)據(jù)率不匹配的問題。

第一方面，提供了一種內(nèi)存模組，內(nèi)存模組包括：緩沖器、多個內(nèi)存顆粒；

緩沖器以第一內(nèi)存總線連接到處理器，同時以第二內(nèi)存總線連接到多個內(nèi)存顆粒，其中，第一內(nèi)存總線和第二內(nèi)存總線支持相同的標(biāo)準(zhǔn)；

緩沖器用于將第一內(nèi)存總線上的信號轉(zhuǎn)換成第二內(nèi)存總線上的信號，其中，第一內(nèi)存總線上的信號的數(shù)據(jù)率和第二內(nèi)存總線上的信號的數(shù)據(jù)率不同。

支持同等數(shù)據(jù)率規(guī)格的內(nèi)存顆粒開發(fā)進度慢于處理器，通過該技術(shù)方案，可以將不同數(shù)據(jù)率規(guī)格的內(nèi)存顆粒和處理器集成到一個計算機系統(tǒng)中。

一種可能的實現(xiàn)方式中，緩沖器以第一內(nèi)存總線連接到處理器包括：

緩沖器以第一內(nèi)存總線連接到處理器的單個內(nèi)存控制器。

一種可能的實現(xiàn)方式中，第二內(nèi)存總線包括多個子總線，多個子總線中的任意兩個子總線用于連接不同內(nèi)存顆粒；

多個子總線中任意子總線上信號的數(shù)據(jù)率和第一內(nèi)存總線上信號的數(shù)據(jù)率都不同。

一種可能的實現(xiàn)方式中，第一內(nèi)存總線上的信號的數(shù)據(jù)率為第二內(nèi)存總線中所有子總線上的信號的數(shù)據(jù)率之和。緩沖器兩側(cè)的內(nèi)存總線上信號的數(shù)據(jù)率之和相等，可以保證計算機系統(tǒng)中處理器到內(nèi)存顆粒的內(nèi)存總線的數(shù)據(jù)傳輸沒有瓶頸。

一種可能的實現(xiàn)方式中，內(nèi)存模組還包括印制電路板；

印制電路板上有多組焊盤，每組焊盤與一個子總線連接；

多組焊盤中的至少一組焊盤上沒有焊接內(nèi)存顆粒，以及多組焊盤中的至少一組焊盤焊接有內(nèi)存顆粒。

通過該技術(shù)方案，可以在共用同一個印制電路板的情況下，開發(fā)不同規(guī)格的內(nèi)存模組，降低內(nèi)存模組的整體成本。

一種可能的實現(xiàn)方式中，多個子總線包括：第一子總線和第二子總線；

第一子總線上信號的數(shù)據(jù)率高于第二子總線上信號的數(shù)據(jù)率。

一種可能的實現(xiàn)方式中，

與第一子總線連接的內(nèi)存顆粒用于存儲訪問頻率高于閾值的數(shù)據(jù)；或，