[發(fā)明專利]一種新型并串轉(zhuǎn)換電路

有效

• 申請?zhí)枺?/td>: 202011543241.2
• 申請日: 2020-12-22
• 公開（公告）號: CN112671414B
• 公開（公告）日: 2023-08-29
• 發(fā)明（設(shè)計）人: 柳博;張鐵良;張雷;楊龍;楊松
• 申請（專利權(quán)）人: 北京時代民芯科技有限公司;北京微電子技術(shù)研究所
• 主分類號: H03M9/00
• 分類號: H03M9/00
• 代理公司: 中國航天科技專利中心 11009
• 代理人: 任林沖

本發(fā)明涉及一種新型并串轉(zhuǎn)換電路，屬于高速串行接口技術(shù)領(lǐng)域，包括數(shù)據(jù)預(yù)處理電路、數(shù)據(jù)合成電路和驅(qū)動器電路，數(shù)據(jù)預(yù)處理電路發(fā)送經(jīng)過預(yù)處理的N位數(shù)據(jù)Qsubgt;n/subgt;1、Qsubgt;n/subgt;2、...、Qsubgt;n/subgt;N?1、Qsubgt;n/subgt;N給數(shù)據(jù)合成電路，并利用第N位經(jīng)過預(yù)處理的數(shù)據(jù)的反向數(shù)據(jù)Qsubgt;n/subgt;NN與輸入的N位并行數(shù)據(jù)Ssubgt;n/subgt;1、Ssubgt;n/subgt;2、...、Ssubgt;n/subgt;N?1、Ssubgt;n/subgt;N做異或邏輯以及同或邏輯運算。本發(fā)明通過數(shù)據(jù)預(yù)處理電路以及驅(qū)動器電路代替了傳統(tǒng)的并串轉(zhuǎn)換方式，解決了在并串轉(zhuǎn)換中面臨的溝道電荷注入、時鐘饋通及多相位時鐘的問題。

技術(shù)領(lǐng)域

本發(fā)明涉及一種新型并串轉(zhuǎn)換電路，屬于高速串行接口技術(shù)領(lǐng)域。

背景技術(shù)

近些年來，集成電路行業(yè)的快速發(fā)展和信息技術(shù)的日益進(jìn)步使得人們對數(shù)據(jù)處理的需求越來越大，作為信息載體的電子器件工作的速度也越來越快。芯片的主頻已經(jīng)達(dá)到幾GHz甚至十幾GHz，但芯片之間數(shù)據(jù)的傳輸速率卻要低很多，所以片間數(shù)據(jù)傳輸速率成為制約芯片性能的主要因素。高速串行傳輸技術(shù)(SerDes)能夠減少所需的信道和器件管腳數(shù)目，降低通信成本，提升信號傳輸速度。因此提高高速串行接口的傳輸速率至關(guān)重要，而并串轉(zhuǎn)換技術(shù)是數(shù)據(jù)傳輸接口的主要技術(shù)。

在傳統(tǒng)的并串轉(zhuǎn)換方式中，樹形結(jié)構(gòu)并串轉(zhuǎn)換方式會遭遇溝道電荷注入以及時鐘饋通效應(yīng)的影響，這些效應(yīng)均會影響數(shù)據(jù)傳輸?shù)臏?zhǔn)確性，導(dǎo)致誤碼率升高；并行結(jié)構(gòu)并串轉(zhuǎn)換方式需要提供大量的多相位時鐘；移位寄存器型并串轉(zhuǎn)換方式會面臨對時鐘速率要求高、功耗以及面積大的挑戰(zhàn)。同時，這些結(jié)構(gòu)均需要高輸入帶寬的驅(qū)動器來發(fā)送數(shù)據(jù)。

發(fā)明內(nèi)容

本發(fā)明解決的技術(shù)問題是：克服現(xiàn)有技術(shù)的不足，提出一種新型并串轉(zhuǎn)換電路，可實現(xiàn)避免溝道電荷注入、時鐘饋通效應(yīng)的影響，降低驅(qū)動器輸入帶寬需求，增強(qiáng)電路的驅(qū)動能力。

本發(fā)明解決技術(shù)的方案是：

一種新型并串轉(zhuǎn)換電路，包括數(shù)據(jù)預(yù)處理電路、數(shù)據(jù)合成電路和驅(qū)動器電路，

數(shù)據(jù)預(yù)處理電路發(fā)送經(jīng)過預(yù)處理的N位數(shù)據(jù)Q_n1、Q_n2、...、Q_nN-1、Q_nN給數(shù)據(jù)合成電路，并利用第N位經(jīng)過預(yù)處理的數(shù)據(jù)的反向數(shù)據(jù)Q_nNN與輸入的N位并行數(shù)據(jù)S_n1、S_n2、...、S_nN-1、S_nN做異或邏輯以及同或邏輯運算；

數(shù)據(jù)合成電路根據(jù)接收到的N位預(yù)處理數(shù)據(jù)Q_n-1N:1，利用相關(guān)數(shù)據(jù)合成結(jié)構(gòu)，將其轉(zhuǎn)換為兩組差分并行數(shù)據(jù)信息E1、E1N、E2、E2N，其中一組差分?jǐn)?shù)據(jù)信息E2、E2N相較另一組差分?jǐn)?shù)據(jù)信息E1、E1N存在半個碼元的延時；

驅(qū)動器電路接收兩組差分?jǐn)?shù)據(jù)信息E1、E1N、E2、E2N，對差分?jǐn)?shù)據(jù)信息進(jìn)行并串轉(zhuǎn)換并轉(zhuǎn)換為小擺幅信號并發(fā)送。

進(jìn)一步的，數(shù)據(jù)預(yù)處理電路包括1個同或邏輯門、N-1個異或邏輯門、N個D觸發(fā)器和一個非門，數(shù)據(jù)預(yù)處理電路接收N位并行數(shù)據(jù)S_n1、S_n2、...、S_nN-1、S_nN，輸出N位并行數(shù)據(jù)Q_n1、Q_n2、...、Q_nN-1、Q_nN；

非門的輸入連接第N個D觸發(fā)器的輸出Q_nNN，非門的輸出連接同或邏輯門的第一個輸入，同或邏輯門的第二個輸入為第1位并行數(shù)據(jù)S_n1，同或邏輯門的輸出為第1位預(yù)處理數(shù)據(jù)D_n1，同時該輸出作為第1個異或邏輯門的第一個輸入以及第1個D觸發(fā)器的輸入。