[發明專利]一種新型并串轉換電路

有效

• 申請號: 202011543241.2
• 申請日: 2020-12-22
• 公開（公告）號: CN112671414B
• 公開（公告）日: 2023-08-29
• 發明（設計）人: 柳博;張鐵良;張雷;楊龍;楊松
• 申請（專利權）人: 北京時代民芯科技有限公司;北京微電子技術研究所
• 主分類號: H03M9/00
• 分類號: H03M9/00
• 代理公司: 中國航天科技專利中心 11009
• 代理人: 任林沖

1.一種新型并串轉換電路，其特征在于，包括數據預處理電路、數據合成電路和驅動器電路，

數據預處理電路發送經過預處理的N位數據Q_n1、Q_n2、...、Q_nN-1、Q_nN給數據合成電路，并利用第N位經過預處理的數據的反向數據Q_nNN與輸入的N位并行數據S_n1、S_n2、...、S_nN-1、S_nN做異或邏輯以及同或邏輯運算；

數據合成電路根據接收到的N位預處理數據Q_n-1N:1，利用相關數據合成結構，將其轉換為兩組差分并行數據信息E1、E1N、E2、E2N，其中一組差分數據信息E2、E2N相較另一組差分數據信息E1、E1N存在半個碼元的延時；

驅動器電路接收兩組差分數據信息E1、E1N、E2、E2N，對差分數據信息進行并串轉換并轉換為小擺幅信號并發送。

2.根據權利要求1所述的一種新型并串轉換電路，其特征在于，數據預處理電路包括1個同或邏輯門、N-1個異或邏輯門、N個D觸發器和一個非門，數據預處理電路接收N位并行數據S_n1、S_n2、...、S_nN-1、S_nN，輸出N位并行數據Q_n1、Q_n2、...、Q_nN-1、Q_nN；

非門的輸入連接第N個D觸發器的輸出Q_nNN，非門的輸出連接同或邏輯門的第一個輸入，同或邏輯門的第二個輸入為第1位并行數據S_n1，同或邏輯門的輸出為第1位預處理數據D_n1，同時該輸出作為第1個異或邏輯門的第一個輸入以及第1個D觸發器的輸入。

3.根據權利要求2所述的一種新型并串轉換電路，其特征在于，D觸發器時鐘信號的輸入均為CLK信號，第i個D觸發器DFF的輸出為Q_ni。

4.根據權利要求2所述的一種新型并串轉換電路，其特征在于，D觸發器為一個存儲單元電路，在時鐘上升沿到來時才被觸發而動作，并根據輸入信號改變輸出狀態。

5.根據權利要求1所述的一種新型并串轉換電路，其特征在于，驅動器電路包括電流源I1、I2、I3、I4和I5，NMOS管M1、M2、M3、M4、M5和M6，電阻R1、R2，反相器N1、N2，

其中電流源I2、I3的電流值相等且為電流源I1的電流值的兩倍；其中數據合成電路的輸出差分輸據信息E1連接著NMOS管M5的柵極，差分輸據信息E1的反向信號E1N連接著NMOS管M6的柵極，數據合成電路的輸出差分輸據信息E2連接著NMOS管M1、M4的柵極，差分輸據信息E2的反向信號E2N連接著NMOS管M2、M3的柵極。

6.根據權利要求1所述的一種新型并串轉換電路，其特征在于，相關數據合成結構包括樹形結構或者并行結構。

7.根據權利要求1所述的一種新型并串轉換電路，其特征在于，異或邏輯以及同或邏輯運算，具體公式為：

8.根據權利要求5所述的一種新型并串轉換電路，其特征在于，NMOS管M1的源極連接著NMOS管M2的源極以及NMOS管M5的漏級；NMOS管M3的源極連接著NMOS管M6的漏極、NMOS管M4的源極；NMOS管M5的漏極源極連接著電流源I1的正端以及NMOS管M6的漏極；電流源I1、I4、I5的負端連接著地電位GND，電流源I2、I3的正端連接著電源VDD。